JPH0685427B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0685427B2 JPH0685427B2 JP61056120A JP5612086A JPH0685427B2 JP H0685427 B2 JPH0685427 B2 JP H0685427B2 JP 61056120 A JP61056120 A JP 61056120A JP 5612086 A JP5612086 A JP 5612086A JP H0685427 B2 JPH0685427 B2 JP H0685427B2
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- Japan
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- shaped semiconductor
- semiconductor region
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/911—Light sensitive array adapted to be scanned by electron beam, e.g. vidicon device
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/922—Active solid-state devices, e.g. transistors, solid-state diodes with means to prevent inspection of or tampering with an integrated circuit, e.g. "smart card", anti-tamper
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、特にその高集積化
に適したメモリセル構成に関するものである。
に適したメモリセル構成に関するものである。
第２図は例えば、1985年の国際固体回路会議（ISSCC 8
5）の講演番号FAM 17.4において提案された高集積ダイ
ナミック半導体記憶装置の平面図（ａ）及びそのIIb-II
b線における断面図（ｂ）である。図において、１はｐ
型基板、２はフィールド酸化膜、３は第１層目の多結晶
シリコン、４はキャパシタ絶縁膜、５はN+拡散層、６は
第１層目のAl配線、７は第２層目の多結晶シリコン、８
は第２層目のAl配線であり、これは一定間隔て多結晶シ
リコンと電気的接続をとり、ワード線９の低抵抗化を図
っている。10はビット線を形成するAl配線６とN+拡散層
５とを電気的に接続するコンタクト孔であり、Cpは溝堀
り分離部の側面を利用して形成されたN+拡散層５と多結
晶シリコン３及びキャパシタ絶縁膜４とから成る情報電
荷蓄積容量である。
5）の講演番号FAM 17.4において提案された高集積ダイ
ナミック半導体記憶装置の平面図（ａ）及びそのIIb-II
b線における断面図（ｂ）である。図において、１はｐ
型基板、２はフィールド酸化膜、３は第１層目の多結晶
シリコン、４はキャパシタ絶縁膜、５はN+拡散層、６は
第１層目のAl配線、７は第２層目の多結晶シリコン、８
は第２層目のAl配線であり、これは一定間隔て多結晶シ
リコンと電気的接続をとり、ワード線９の低抵抗化を図
っている。10はビット線を形成するAl配線６とN+拡散層
５とを電気的に接続するコンタクト孔であり、Cpは溝堀
り分離部の側面を利用して形成されたN+拡散層５と多結
晶シリコン３及びキャパシタ絶縁膜４とから成る情報電
荷蓄積容量である。
このように、メモリセル外周部の溝堀り分離部を情報電
荷蓄積容量として活用することにより、CFを形成する平
坦部面積を減少してチップ面積を縮小させても、溝を深
くしてCpを増やすことにより情報電荷蓄積容量を確保す
ることができる。従ってメモリセルの平面積を小さくし
ても動作マージンを大きく、ソフトエラー率を低く維持
できるというのがこの従来技術の骨子である。第２図
（ａ）に示すように、メモリセルの周辺長を長く利用す
ればするほど、同量のCFを得るのに必要な溝の深さは小
さくなる。
荷蓄積容量として活用することにより、CFを形成する平
坦部面積を減少してチップ面積を縮小させても、溝を深
くしてCpを増やすことにより情報電荷蓄積容量を確保す
ることができる。従ってメモリセルの平面積を小さくし
ても動作マージンを大きく、ソフトエラー率を低く維持
できるというのがこの従来技術の骨子である。第２図
（ａ）に示すように、メモリセルの周辺長を長く利用す
ればするほど、同量のCFを得るのに必要な溝の深さは小
さくなる。
一方、例えば、特開昭51-74535号公報に示される折り返
し型ビット線構成とこのメモリセル構造を組み合わせた
場合、第２図（ａ）のIII-III線に於ける断面は第３図
の様になる。
し型ビット線構成とこのメモリセル構造を組み合わせた
場合、第２図（ａ）のIII-III線に於ける断面は第３図
の様になる。
従来の、溝堀り分離領域の側面にも情報電荷蓄積容量を
形成した構造のメモリセルを、折り返し型ビット線構成
に適用した高集積ダイナミック型半導体記憶装置は、そ
の断面が第３図のような構造となる。この構造では、 （ｉ）第１層目の多結晶シリコン３を溝堀り分離領域２
内でパターニング（エッチング除去）しなければなら
ず、溝堀り分離領域を最小パターン幅にしてその溝の底
で多結晶シリコンをエッチングするのは困難であること （ii）ワード線となる第２層目の多結晶シリコン配線７
により制御されるトランスファーゲートのチャネル領域
のワード線７が延びている方向の両側は溝堀り分離領域
となるが、この溝の側面にリーク電流が流れるためトラ
ンジスタを完全に非導通状態にできないこと という問題があった。そこでメモリセルのトランスファ
ーゲートのチャネル領域のワード線７が延びている方向
の両側の溝掘りをやめると、この溝には隣のメモリセル
のキャパシタの容量が形成されており、この隣のメモリ
セルにおいては、溝の側面に形成される容量Cpが溝掘り
をやめた部分だけ減るため、十分な情報電荷蓄積容量を
確保するには、他の部分の溝掘り分離領域の溝を深くす
る必要があった。
形成した構造のメモリセルを、折り返し型ビット線構成
に適用した高集積ダイナミック型半導体記憶装置は、そ
の断面が第３図のような構造となる。この構造では、 （ｉ）第１層目の多結晶シリコン３を溝堀り分離領域２
内でパターニング（エッチング除去）しなければなら
ず、溝堀り分離領域を最小パターン幅にしてその溝の底
で多結晶シリコンをエッチングするのは困難であること （ii）ワード線となる第２層目の多結晶シリコン配線７
により制御されるトランスファーゲートのチャネル領域
のワード線７が延びている方向の両側は溝堀り分離領域
となるが、この溝の側面にリーク電流が流れるためトラ
ンジスタを完全に非導通状態にできないこと という問題があった。そこでメモリセルのトランスファ
ーゲートのチャネル領域のワード線７が延びている方向
の両側の溝掘りをやめると、この溝には隣のメモリセル
のキャパシタの容量が形成されており、この隣のメモリ
セルにおいては、溝の側面に形成される容量Cpが溝掘り
をやめた部分だけ減るため、十分な情報電荷蓄積容量を
確保するには、他の部分の溝掘り分離領域の溝を深くす
る必要があった。
この発明は上記のような問題点を解決するためになされ
たもので、トランスファーゲートのチャネル領域のワー
ド線が延びている方向の両側に溝掘り分離領域を形成し
なくても全体として溝掘り分離領域の溝の長さを長くで
き、この溝の側面に容量を形成することにより、浅い溝
掘りでの所要の容量が確保できる構造のメモリセルから
なる折り返しビット線構成の高集積化ダイナミック半導
体記憶装置を得ることを目的とずる。
たもので、トランスファーゲートのチャネル領域のワー
ド線が延びている方向の両側に溝掘り分離領域を形成し
なくても全体として溝掘り分離領域の溝の長さを長くで
き、この溝の側面に容量を形成することにより、浅い溝
掘りでの所要の容量が確保できる構造のメモリセルから
なる折り返しビット線構成の高集積化ダイナミック半導
体記憶装置を得ることを目的とずる。
この発明に係る半導体記憶装置は、メモリセルのキャパ
シタを、MOSトランジスタの一方のソース・ドレイン領
域から他方のソース・ドレイン領域への延長方向に位置
する島状の半導体領域の側面だけでなく、この側面から
ワード線下に位置する側面に跨がる領域に形成し、島状
の半導体領域のワード線下における、チャネル領域のワ
ード線延在方向の両側の領域に、分離酸化膜を、島状の
半導体領域の上面に位置するよう形成し、さらにワード
線下の領域にもキャパシタを形成したものである。
シタを、MOSトランジスタの一方のソース・ドレイン領
域から他方のソース・ドレイン領域への延長方向に位置
する島状の半導体領域の側面だけでなく、この側面から
ワード線下に位置する側面に跨がる領域に形成し、島状
の半導体領域のワード線下における、チャネル領域のワ
ード線延在方向の両側の領域に、分離酸化膜を、島状の
半導体領域の上面に位置するよう形成し、さらにワード
線下の領域にもキャパシタを形成したものである。
本発明においては、メモリセルのキャパシタを、上記島
状の半導体領域の、MOS取トランジスタを構成するソー
ス・ドレイン領域の一方から他方に向かう方向上に位置
する側面だけでなく、この側面からワード線下に位置す
る側面に跨がる領域と、島状の半導体領域表面の、ワー
ド線下の領域とに形成したから、大きな容量のキャパシ
タを有するメモリセルを得ることができる。
状の半導体領域の、MOS取トランジスタを構成するソー
ス・ドレイン領域の一方から他方に向かう方向上に位置
する側面だけでなく、この側面からワード線下に位置す
る側面に跨がる領域と、島状の半導体領域表面の、ワー
ド線下の領域とに形成したから、大きな容量のキャパシ
タを有するメモリセルを得ることができる。
また、島状の半導体領域のワート線下における、チャネ
ル領域のワード線延在方向の両側の領域に従来のような
溝掘り分離領域でなく、分離酸化膜を島状の半導体領域
の上面に位置するように形成したので、上記チャネル領
域の両側に溝を掘った時のように溝の側面にリーク電流
が流れるということがない。
ル領域のワード線延在方向の両側の領域に従来のような
溝掘り分離領域でなく、分離酸化膜を島状の半導体領域
の上面に位置するように形成したので、上記チャネル領
域の両側に溝を掘った時のように溝の側面にリーク電流
が流れるということがない。
さらに、上記チャネル領域をその両側に分離絶縁膜を配
置して絶縁しているため、キャパシタの電極となるセル
プレート層をこの分離絶縁膜上まで延在させてもこの分
離絶縁膜上てエッチング可能となり、従来の分離絶縁膜
のかわりに溝を掘っていたときのようにこの溝までセル
プレート層を延在させると溝の底面でエッチングしなけ
ればならなくなるということがない。
置して絶縁しているため、キャパシタの電極となるセル
プレート層をこの分離絶縁膜上まで延在させてもこの分
離絶縁膜上てエッチング可能となり、従来の分離絶縁膜
のかわりに溝を掘っていたときのようにこの溝までセル
プレート層を延在させると溝の底面でエッチングしなけ
ればならなくなるということがない。
以下、この発明の一実施例を図について説明する。
第１図において、（ａ）は本発明の一実施例による半導
体記憶装置の平面図、（ｂ）は図（ａ）のIb−Ib線にお
ける断面図、（ｃ）はコンタクトを共有する２ビット分
の斜視図である。
体記憶装置の平面図、（ｂ）は図（ａ）のIb−Ib線にお
ける断面図、（ｃ）はコンタクトを共有する２ビット分
の斜視図である。
図において、１はｐ型シリコン基板、２はトランスファ
ーゲートのチャネル11のワード線７方向の両側に形成さ
れる素子間分離用酸化膜、２′は溝の側面に形成した素
子間分離用酸化膜、３は情報電荷蓄積容量の一方の極板
を形成する第１層目の多結晶シリコン層、４はキャパシ
タ絶縁層、５はN+拡散層、６はビット線を形成する第１
層目のAl配線、７はワード線を形成する第２層目の多結
晶シリコン層、10はAl配線６とN+拡散層５との電気的接
続をとるコンタクト孔、11はワード線７により制御され
るトランジスタのチャネル、12は溝堀り分離部で、２ビ
ット分のメモリセルが形成された島状の領域を囲んでい
る。Cpは溝堀り分離領域の斜面に形成されたN+拡散層５
と多結晶シリコン３と間の容量であり、情報電荷蓄積容
量の一部をなし、CFは平坦部のN+拡散層と多結晶シリコ
ン３との間に形成された容量であり、やはり情報電荷蓄
積容量の一部をなす。
ーゲートのチャネル11のワード線７方向の両側に形成さ
れる素子間分離用酸化膜、２′は溝の側面に形成した素
子間分離用酸化膜、３は情報電荷蓄積容量の一方の極板
を形成する第１層目の多結晶シリコン層、４はキャパシ
タ絶縁層、５はN+拡散層、６はビット線を形成する第１
層目のAl配線、７はワード線を形成する第２層目の多結
晶シリコン層、10はAl配線６とN+拡散層５との電気的接
続をとるコンタクト孔、11はワード線７により制御され
るトランジスタのチャネル、12は溝堀り分離部で、２ビ
ット分のメモリセルが形成された島状の領域を囲んでい
る。Cpは溝堀り分離領域の斜面に形成されたN+拡散層５
と多結晶シリコン３と間の容量であり、情報電荷蓄積容
量の一部をなし、CFは平坦部のN+拡散層と多結晶シリコ
ン３との間に形成された容量であり、やはり情報電荷蓄
積容量の一部をなす。
本実施例装置においては、第１図（ａ）の平面図から明
らかなように、メモリセルの１ビット領域（第１図
（ａ）におてい11を１つ含み、上下は6bの下半分から6d
の上半分まで、左右は10の真中から12の真中までの領
域）にビット線２本（6b,6dの各半分と6c）とワード線
１本（7b）とが通っているように構成したので、例えば
ワード線7aを高電位にした時、Al配線6cがビット線、Al
配線6bが となり折り返しビット線構成となっている。また、この
メモリセル構造では、メモリセルの周囲をすべて溝堀り
分離領域12としてその側面に情報電荷蓄積用の容量を形
成してもトランスファーゲート11の上下両側には平坦な
分離酸化膜２があるため、第１層目の多結晶シリコン３
を第３図のように溝堀り分離領域12（第３図では２）内
でパターニングする必要がなくなり、製造プロセスが容
易となる。また、溝堀り分離領域12とトランジスタのチ
ャネル領域11とが接しなくなるため、ワード線７により
制御されるトランジスタのリーク電流の制御が容易とな
り、情報電荷の保持特性の悪化がなくなる。またメモリ
セルの外周はすべて溝堀り分離領域12となり、このうち
コンタクト10を共有する２つのメモリセル間（第１図
（ａ）の左右チャネル11間）を分離するために溝堀り分
離領域12の側壁に形成した分離酸化膜２′以外の部分に
は情報電荷蓄積容量Cpが形成されるので、浅い溝堀りで
も大きな容量Cpが得られる。例えば第１図（ａ）は、0.
8μｍルールで設計したメモリセルであり、セル面積2.6
μ×4.2μ＝10.92μ２で50fF（フェムトファラッド，10
-15Ｆ）の情報電荷蓄積容量を得るのに、キャパシタ絶
縁膜の厚さが100Åの場合溝堀り分離領域の深さは1.94
μでもよく、従来発表されている4MビットDRAM用のメモ
リセルよりも浅い溝堀りですんでいる。
らかなように、メモリセルの１ビット領域（第１図
（ａ）におてい11を１つ含み、上下は6bの下半分から6d
の上半分まで、左右は10の真中から12の真中までの領
域）にビット線２本（6b,6dの各半分と6c）とワード線
１本（7b）とが通っているように構成したので、例えば
ワード線7aを高電位にした時、Al配線6cがビット線、Al
配線6bが となり折り返しビット線構成となっている。また、この
メモリセル構造では、メモリセルの周囲をすべて溝堀り
分離領域12としてその側面に情報電荷蓄積用の容量を形
成してもトランスファーゲート11の上下両側には平坦な
分離酸化膜２があるため、第１層目の多結晶シリコン３
を第３図のように溝堀り分離領域12（第３図では２）内
でパターニングする必要がなくなり、製造プロセスが容
易となる。また、溝堀り分離領域12とトランジスタのチ
ャネル領域11とが接しなくなるため、ワード線７により
制御されるトランジスタのリーク電流の制御が容易とな
り、情報電荷の保持特性の悪化がなくなる。またメモリ
セルの外周はすべて溝堀り分離領域12となり、このうち
コンタクト10を共有する２つのメモリセル間（第１図
（ａ）の左右チャネル11間）を分離するために溝堀り分
離領域12の側壁に形成した分離酸化膜２′以外の部分に
は情報電荷蓄積容量Cpが形成されるので、浅い溝堀りで
も大きな容量Cpが得られる。例えば第１図（ａ）は、0.
8μｍルールで設計したメモリセルであり、セル面積2.6
μ×4.2μ＝10.92μ２で50fF（フェムトファラッド，10
-15Ｆ）の情報電荷蓄積容量を得るのに、キャパシタ絶
縁膜の厚さが100Åの場合溝堀り分離領域の深さは1.94
μでもよく、従来発表されている4MビットDRAM用のメモ
リセルよりも浅い溝堀りですんでいる。
なお上記実施例では、ｐ型半導体基板上にｎ型チャネル
のトランスファゲートを有するメモリセルについて説明
したが、本発明ではｎ型半導体基板上にｐ型チャネルの
トランスファゲートを有するメモリセルを構成するよう
にしてもよく、上記実施例と同様の効果を有する。
のトランスファゲートを有するメモリセルについて説明
したが、本発明ではｎ型半導体基板上にｐ型チャネルの
トランスファゲートを有するメモリセルを構成するよう
にしてもよく、上記実施例と同様の効果を有する。
以上のように、この発明に係る半導体記憶装置によれ
ば、メモリセルのキャパシタを、上記島状の半導体領域
の、MOSトランジスタを構成するソース・ドレイン領域
の一方から他方に向かう方向上に位置する側面だけでな
く、この側面からワード線下に位置する側面に跨がる領
域と、島状の半導体領域表面の、ワード線下の領域とに
形成し、しかも島状の半導体領域表面のワード線下にお
ける、縁膜を形成したので、キャパシタの容量を増大す
ることができ、またキャパシタのセルプレート層が上記
チャネル領域両側の分離酸化膜上でパターニング可能と
なって、分離溝内でのセルプレート層をパターニングす
る歩留りの悪化を招く工程を不要とでき、さらにチャネ
ル領域両側に分離絶縁膜が位置するととなって、チャネ
ル領域両側に分離溝を配置した場合のチャネル電流のリ
ークを防止することができるという効果がある。
ば、メモリセルのキャパシタを、上記島状の半導体領域
の、MOSトランジスタを構成するソース・ドレイン領域
の一方から他方に向かう方向上に位置する側面だけでな
く、この側面からワード線下に位置する側面に跨がる領
域と、島状の半導体領域表面の、ワード線下の領域とに
形成し、しかも島状の半導体領域表面のワード線下にお
ける、縁膜を形成したので、キャパシタの容量を増大す
ることができ、またキャパシタのセルプレート層が上記
チャネル領域両側の分離酸化膜上でパターニング可能と
なって、分離溝内でのセルプレート層をパターニングす
る歩留りの悪化を招く工程を不要とでき、さらにチャネ
ル領域両側に分離絶縁膜が位置するととなって、チャネ
ル領域両側に分離溝を配置した場合のチャネル電流のリ
ークを防止することができるという効果がある。
第１図（ａ），（ｂ），（ｃ）はこの発明の一実施例に
よる半導体記憶装置のメモリセルアレイを示す平面図，
断面図，および斜視図、第２図（ａ）および（ｂ）は従
来の半導体記憶装置を示す平面図および断面図、第３図
は第２図（ｂ）のIII−III線での断面図である。 2,2′…分離酸化膜、５…N+拡散層、６…Al配線、７…
ワード線、10…コンタクト孔、12…溝堀り分離領域。 なお図中同一符号は同一又は相当部分を示す。
よる半導体記憶装置のメモリセルアレイを示す平面図，
断面図，および斜視図、第２図（ａ）および（ｂ）は従
来の半導体記憶装置を示す平面図および断面図、第３図
は第２図（ｂ）のIII−III線での断面図である。 2,2′…分離酸化膜、５…N+拡散層、６…Al配線、７…
ワード線、10…コンタクト孔、12…溝堀り分離領域。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】半導体基板上に形成された溝により側面が
囲まれた島状の半導体領域、上記島状の半導体領域上を
横切るように延在し、一部が上記島状の半導体領域の上
面とゲート絶縁膜を介して接し、メモリセルのMOSトラ
ンジスタのゲート電極をなすワード線、 上記島状の半導体領域のワード線下の領域の両側に隔離
して形成され、上記島状の半導体領域と逆導電型の極性
を有し、一方が上記ワード線と垂直な方向に延在するビ
ット線にコンタクト孔を介して接続され、他方が一方か
ら他方に向かう方向へ上記島状の半導体領域の縁まで延
び、さらに該縁に沿ってこの島状の半導体領域の上記ワ
ード線下の領域へ延在して形成される、メモリセルのMO
Sトランジスタの一対のソース・ドレイン領域、 上記島状の半導体領域の上記ワード線下の領域の上面に
形成され、上記ソース・ドレイン領域間のチャネル領域
を挟んでこのチャネル領域のワード線延在方向を規定
し、上記ゲート絶縁膜よりも厚い膜厚を有する分離絶縁
膜、 上記島状の半導体領域の側面と絶縁膜を介して対向して
メモリセルのキャパシタを構成し、上記分離絶縁膜上ま
で延在して端部がこの分離絶縁膜上に形成される導電体
からなるセルプレート層を備える半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61056120A JPH0685427B2 (ja) | 1986-03-13 | 1986-03-13 | 半導体記憶装置 |
| EP87302183A EP0237361B1 (en) | 1986-03-13 | 1987-03-13 | Semiconductor memory device |
| DE8787302183T DE3767735D1 (de) | 1986-03-13 | 1987-03-13 | Halbleiterspeichervorrichtung. |
| US07/348,188 US4979013A (en) | 1986-03-13 | 1989-05-08 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61056120A JPH0685427B2 (ja) | 1986-03-13 | 1986-03-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62229872A JPS62229872A (ja) | 1987-10-08 |
| JPH0685427B2 true JPH0685427B2 (ja) | 1994-10-26 |
Family
ID=13018208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61056120A Expired - Lifetime JPH0685427B2 (ja) | 1986-03-13 | 1986-03-13 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4979013A (ja) |
| EP (1) | EP0237361B1 (ja) |
| JP (1) | JPH0685427B2 (ja) |
| DE (1) | DE3767735D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685427B2 (ja) * | 1986-03-13 | 1994-10-26 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2517015B2 (ja) * | 1987-11-06 | 1996-07-24 | シャープ株式会社 | 半導体メモリの製造方法 |
| JP2785191B2 (ja) * | 1988-10-29 | 1998-08-13 | ソニー株式会社 | 半導体メモリ |
| KR950000500B1 (ko) * | 1989-08-31 | 1995-01-24 | 금성일렉트론 주식회사 | 디램셀 커패시터 제조방법 및 구조 |
| JP3199717B2 (ja) * | 1989-09-08 | 2001-08-20 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US5248628A (en) * | 1989-09-08 | 1993-09-28 | Kabushiki Kaisha Toshiba | Method of fabricating a semiconductor memory device |
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