JPH0685676A - Ｒストリング方式によるａ／ｄ変換回路 - Google Patents
Ｒストリング方式によるａ／ｄ変換回路Info
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- JPH0685676A JPH0685676A JP23578892A JP23578892A JPH0685676A JP H0685676 A JPH0685676 A JP H0685676A JP 23578892 A JP23578892 A JP 23578892A JP 23578892 A JP23578892 A JP 23578892A JP H0685676 A JPH0685676 A JP H0685676A
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 32
- 238000000034 method Methods 0.000 claims description 3
- 230000001419 dependent effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】Ｒストリングを用いたＡ／Ｄ変換において、変
換速度を高速化させるとともに、回路構成等を簡略化さ
せ面積を小さく設計できるようにすることにある。 【構成】抵抗ストリング（Ｒ1 〜Ｒn ）の分割点より分
圧された分圧をセレクトするＮチャネルトランジスタＭ
1 〜Ｍn のみで構成したゲート手段と、これらＮチャネ
ルトランジスタＭ1 〜Ｍn のゲート入力となるセレクト
信号を電源電位より高電圧として出力するタップデコー
ダ５および昇圧回路６とを備えている。
換速度を高速化させるとともに、回路構成等を簡略化さ
せ面積を小さく設計できるようにすることにある。 【構成】抵抗ストリング（Ｒ1 〜Ｒn ）の分割点より分
圧された分圧をセレクトするＮチャネルトランジスタＭ
1 〜Ｍn のみで構成したゲート手段と、これらＮチャネ
ルトランジスタＭ1 〜Ｍn のゲート入力となるセレクト
信号を電源電位より高電圧として出力するタップデコー
ダ５および昇圧回路６とを備えている。
Description
【０００１】
【産業上の利用分野】本発明はＲストリング方式による
Ａ／Ｄ変換回路に関し、特にＲストリングの分割電位を
選択するセレクト手段を備えたＡ／Ｄ変換回路に関す
る。
Ａ／Ｄ変換回路に関し、特にＲストリングの分割電位を
選択するセレクト手段を備えたＡ／Ｄ変換回路に関す
る。
【０００２】
【従来の技術】従来のＲストリング方式によるＡ／Ｄ変
換回路は、通常入力系のサンプルホールド回路やコンパ
レータと、出力系のレジスタやコントロール回路と、コ
ンパレータへの基準電圧を供給する抵抗ストリングやタ
ップデコーダとを備えて構成される。
換回路は、通常入力系のサンプルホールド回路やコンパ
レータと、出力系のレジスタやコントロール回路と、コ
ンパレータへの基準電圧を供給する抵抗ストリングやタ
ップデコーダとを備えて構成される。
【０００３】図４はかかる従来の一例を示すＲストリン
グ方式のＡ／Ｄ変換回路図である。図４に示すように、
従来のＲストリングＡ／Ｄ変換回路は、外部端子を介し
て入力したアナログ信号をサンプル化し保持するサンプ
ルホールド回路３と、このサンプルホールド回路３の出
力を基準電圧と比較するコンパレータ４と、コンパレー
タ４の出力を記憶するレジスタ２と、バスからの指示に
よりレジスタ２を制御するコントロール回路１と、基準
電圧を作成するための抵抗ストリングＲ1 〜Ｒn と、基
準電圧を選択するタップデコーダ５および各種のトラン
ジスタＮ1 〜Ｎm で構成したトランスファーゲートとを
備えている。外部端子を介して入力したアナログ信号は
サンプルホールド回路３でサンプリングされ、コンパレ
ータ４に供給される。一方、基準電圧はＡＶｒｅｆ端子
とＧＮＤ間に直列接続された抵抗ストリングを分割する
ことによって得ている。その電位の選択は、レジスタ２
から制御されるタップデコーダ５によりＮチャネルトラ
ンジスタ，Ｐチャネルトランジスタ，ノンドープトラン
ジスタからなるトランスファーゲートをオン・オフする
ことにより行っている。この時、トランスファーゲート
はその種類によって入力電圧によるＯＮ抵抗が変化す
る。
グ方式のＡ／Ｄ変換回路図である。図４に示すように、
従来のＲストリングＡ／Ｄ変換回路は、外部端子を介し
て入力したアナログ信号をサンプル化し保持するサンプ
ルホールド回路３と、このサンプルホールド回路３の出
力を基準電圧と比較するコンパレータ４と、コンパレー
タ４の出力を記憶するレジスタ２と、バスからの指示に
よりレジスタ２を制御するコントロール回路１と、基準
電圧を作成するための抵抗ストリングＲ1 〜Ｒn と、基
準電圧を選択するタップデコーダ５および各種のトラン
ジスタＮ1 〜Ｎm で構成したトランスファーゲートとを
備えている。外部端子を介して入力したアナログ信号は
サンプルホールド回路３でサンプリングされ、コンパレ
ータ４に供給される。一方、基準電圧はＡＶｒｅｆ端子
とＧＮＤ間に直列接続された抵抗ストリングを分割する
ことによって得ている。その電位の選択は、レジスタ２
から制御されるタップデコーダ５によりＮチャネルトラ
ンジスタ，Ｐチャネルトランジスタ，ノンドープトラン
ジスタからなるトランスファーゲートをオン・オフする
ことにより行っている。この時、トランスファーゲート
はその種類によって入力電圧によるＯＮ抵抗が変化す
る。
【０００４】図５は図４に示す各種トランジスタの入力
電圧とＯＮ抵抗の特性図である。図５に示すように、こ
のＯＮ抵抗特性はＮチャネルトランジスタとノンドープ
トランジスタとが類似しているが、Ｐチャネルトランジ
スタはＮチャネルトランジスタと比べて反対（逆）の特
性を有している。
電圧とＯＮ抵抗の特性図である。図５に示すように、こ
のＯＮ抵抗特性はＮチャネルトランジスタとノンドープ
トランジスタとが類似しているが、Ｐチャネルトランジ
スタはＮチャネルトランジスタと比べて反対（逆）の特
性を有している。
【０００５】まず、選択時の速度を速めるためには、ト
ランスファーゲートのＯＮ抵抗を下げてやる必要があ
り、電位に応じた素子を選択しなければならない。そこ
で、高い電位ではＰチャネルトランジスタを用い、低い
電位ではＮチャネルトランジスタ、中間電位ではノンド
ープトランジスタを用いるように、組み合わせて使用し
ている。
ランスファーゲートのＯＮ抵抗を下げてやる必要があ
り、電位に応じた素子を選択しなければならない。そこ
で、高い電位ではＰチャネルトランジスタを用い、低い
電位ではＮチャネルトランジスタ、中間電位ではノンド
ープトランジスタを用いるように、組み合わせて使用し
ている。
【０００６】次に、タップデコーダー５により選択され
た電位は、外部端子より入力されたアナログ電圧をサン
プルホールド回路３で保持した電圧とコンパレータ４で
比較され、その結果はレジスタ２に書込まれる。
た電位は、外部端子より入力されたアナログ電圧をサン
プルホールド回路３で保持した電圧とコンパレータ４で
比較され、その結果はレジスタ２に書込まれる。
【０００７】更に、コントロール回路１から変換結果終
了の信号が出力されるまで、タップデコーダ５の値を書
き換え、比較しつづける。コントロール回路１から変換
終了信号が出力されると、レジスタ２よりバスを介して
Ａ／Ｄ変換したデジタル値を得ることができる。
了の信号が出力されるまで、タップデコーダ５の値を書
き換え、比較しつづける。コントロール回路１から変換
終了信号が出力されると、レジスタ２よりバスを介して
Ａ／Ｄ変換したデジタル値を得ることができる。
【０００８】このように、従来のＲストリング方式によ
るＡ／Ｄ変換回路は、電位によりＰチャネルトランジス
タ，Ｎチャネルトランジスタおよびノンドープトランジ
スタを使い分けているので、比較的速い速度でＡ／Ｄ変
換を実現することが可能である。
るＡ／Ｄ変換回路は、電位によりＰチャネルトランジス
タ，Ｎチャネルトランジスタおよびノンドープトランジ
スタを使い分けているので、比較的速い速度でＡ／Ｄ変
換を実現することが可能である。
【０００９】
【発明が解決しようとする課題】上述した従来のＲスト
リング方式によるＡ／Ｄ変換回路は、電位によってＰチ
ャネルトランジスタとＮチャネルトランジスタおよびノ
ンドープトランジスタとを組み合わせて構成している。
このため、回路構成およびマスクパターンが複雑である
という欠点がある。また、かかるセレクト時の速度をあ
げるために電位に応じた素子を用いる構成であっても、
素子の性能には限度があり、より高速の切換えを実現す
ることは困難であるという欠点がある。
リング方式によるＡ／Ｄ変換回路は、電位によってＰチ
ャネルトランジスタとＮチャネルトランジスタおよびノ
ンドープトランジスタとを組み合わせて構成している。
このため、回路構成およびマスクパターンが複雑である
という欠点がある。また、かかるセレクト時の速度をあ
げるために電位に応じた素子を用いる構成であっても、
素子の性能には限度があり、より高速の切換えを実現す
ることは困難であるという欠点がある。
【００１０】本発明の目的は、回路構成やマスクパター
ンを簡略化できるとともに、より高速の切換えを実現す
ることのできるＲストリング方式によるＡ／Ｄ変換回路
を提供することにある。
ンを簡略化できるとともに、より高速の切換えを実現す
ることのできるＲストリング方式によるＡ／Ｄ変換回路
を提供することにある。
【００１１】
【課題を解決するための手段】本発明のＲストリング方
式によるＡ／Ｄ変換回路は、アナログ信号を入力してサ
ンプルホールドするサンプルホールド回路と、基準電圧
を分割するための複数の抵抗素子を直列接続した抵抗ス
トリングと、一端を共通接続し且つ他端を前記抵抗スト
リングの分割点にそれぞれ接続するＮチャネルトランジ
スタのみからなる複数個のトランファーゲートと、前記
複数個のトランジスファーゲートを制御するタップデコ
ーダと、前記タップデコーダに接続される昇圧回路と、
前記サンプルホールド回路の出力および前記複数個のト
ランスファゲートの共通接続した一端から得られる基準
電圧を比較するコンパレータと、前記コンパレータ回路
の出力を記憶しディジタル出力するとともに前記タップ
デコーダを制御するレジスタとを有し、前記昇圧回路か
ら昇圧された信号により前記トランスファーゲートを構
成する前記Ｎチャネルトランジスタを選択するように構
成される。
式によるＡ／Ｄ変換回路は、アナログ信号を入力してサ
ンプルホールドするサンプルホールド回路と、基準電圧
を分割するための複数の抵抗素子を直列接続した抵抗ス
トリングと、一端を共通接続し且つ他端を前記抵抗スト
リングの分割点にそれぞれ接続するＮチャネルトランジ
スタのみからなる複数個のトランファーゲートと、前記
複数個のトランジスファーゲートを制御するタップデコ
ーダと、前記タップデコーダに接続される昇圧回路と、
前記サンプルホールド回路の出力および前記複数個のト
ランスファゲートの共通接続した一端から得られる基準
電圧を比較するコンパレータと、前記コンパレータ回路
の出力を記憶しディジタル出力するとともに前記タップ
デコーダを制御するレジスタとを有し、前記昇圧回路か
ら昇圧された信号により前記トランスファーゲートを構
成する前記Ｎチャネルトランジスタを選択するように構
成される。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示すＲストリン
グ方式のＡ／Ｄ変換回路図である。図１に示すように、
本実施例のＲストリング方式によるＡ／Ｄ変換回路は、
バスからの信号により変換開始および変換終了信号等を
送出して変換制御を行うコントロール回路１と、このコ
ントロール回路１からの変換終了信号によりＡ／Ｄ変換
結果をバスに送出するレジスタ２と、外部端子よりアナ
ログ信号を入力してサンプルホールドするサンプルホー
ルド回路３と、サンプルホールド回路３の出力および選
択された基準電圧を比較し且つその比較結果をレジスタ
２へ送出するコンパレータ４と、ＡＶｒｅｆ端子および
接地間に直列に接続された抵抗Ｒ1 〜Ｒn からなる抵抗
ストリングと、一端をコンパレータ４の他方の入力に共
通接続し且つ他端をそれぞれ抵抗ストリングの分割点に
接続したトランスファーゲートＭ1 〜Ｍn と、このトラ
ンスファーゲートＭ1 〜Ｍn を選択するタップデコーダ
５と、そのタップデコーダ５の出力を電源電圧以上にす
るための昇圧回路６とを有している。特に、トランスフ
ァーゲートを形成するトラジスタＭ1 〜Ｍn はＮチャネ
ルトランジスタのみを用いている。
て説明する。図１は本発明の一実施例を示すＲストリン
グ方式のＡ／Ｄ変換回路図である。図１に示すように、
本実施例のＲストリング方式によるＡ／Ｄ変換回路は、
バスからの信号により変換開始および変換終了信号等を
送出して変換制御を行うコントロール回路１と、このコ
ントロール回路１からの変換終了信号によりＡ／Ｄ変換
結果をバスに送出するレジスタ２と、外部端子よりアナ
ログ信号を入力してサンプルホールドするサンプルホー
ルド回路３と、サンプルホールド回路３の出力および選
択された基準電圧を比較し且つその比較結果をレジスタ
２へ送出するコンパレータ４と、ＡＶｒｅｆ端子および
接地間に直列に接続された抵抗Ｒ1 〜Ｒn からなる抵抗
ストリングと、一端をコンパレータ４の他方の入力に共
通接続し且つ他端をそれぞれ抵抗ストリングの分割点に
接続したトランスファーゲートＭ1 〜Ｍn と、このトラ
ンスファーゲートＭ1 〜Ｍn を選択するタップデコーダ
５と、そのタップデコーダ５の出力を電源電圧以上にす
るための昇圧回路６とを有している。特に、トランスフ
ァーゲートを形成するトラジスタＭ1 〜Ｍn はＮチャネ
ルトランジスタのみを用いている。
【００１３】このＡ／Ｄ変換回路において、タップデコ
ーダ５からの出力は昇圧回路６によって電源電圧以上に
昇圧するので、選択するトランスファーゲート（Ｍ1 〜
Ｍn）は全てＮチャネルトランジスタで構成することが
できる。
ーダ５からの出力は昇圧回路６によって電源電圧以上に
昇圧するので、選択するトランスファーゲート（Ｍ1 〜
Ｍn）は全てＮチャネルトランジスタで構成することが
できる。
【００１４】図２は図１に示すＮチャネルトランジスタ
のゲート電圧と電流の特性図である。図２に示すよう
に、この電圧電流特性、すなわちＮチャネルトランジス
タのゲート電圧ＶG と電流ＩD の関係は、ゲート電圧Ｖ
G が高くなればなるほど、そのトランジスタのＯＮ抵抗
は小さくなり、電流ＩD は大きくなる。
のゲート電圧と電流の特性図である。図２に示すよう
に、この電圧電流特性、すなわちＮチャネルトランジス
タのゲート電圧ＶG と電流ＩD の関係は、ゲート電圧Ｖ
G が高くなればなるほど、そのトランジスタのＯＮ抵抗
は小さくなり、電流ＩD は大きくなる。
【００１５】図３は図１に示Ｎチャネルトランジスタの
入力電圧とＯＮ抵抗の特性図である。図３に示すよう
に、このＯＮ抵抗特性は選択するトランスファーゲート
のトランジスタ全てをＮチャネルトランジスタで構成し
ても、そのゲート電圧ＶG を昇圧回路６によりＶG ＝ｂ
あるいはｃのように、電源電圧以上に昇圧しているの
で、入力電圧が高い分割点であれ、低い分割点であれ、
ＯＮ抵抗は小さい。
入力電圧とＯＮ抵抗の特性図である。図３に示すよう
に、このＯＮ抵抗特性は選択するトランスファーゲート
のトランジスタ全てをＮチャネルトランジスタで構成し
ても、そのゲート電圧ＶG を昇圧回路６によりＶG ＝ｂ
あるいはｃのように、電源電圧以上に昇圧しているの
で、入力電圧が高い分割点であれ、低い分割点であれ、
ＯＮ抵抗は小さい。
【００１６】また、高い入力電圧をＮチャネルトランジ
スタで選択した場合、ゲート電圧のしきい値（ＶTH）分
電圧が落ちるが、昇圧電圧を電源電圧＋ＶTH以上に設定
しておけば問題はない。
スタで選択した場合、ゲート電圧のしきい値（ＶTH）分
電圧が落ちるが、昇圧電圧を電源電圧＋ＶTH以上に設定
しておけば問題はない。
【００１７】要するに、タップデコーダ５で選択された
電位は、外部端子より入力されたアナログ電圧とコンパ
レータ４で比較され、その結果はレジスタ２に書き込ま
れる。コントロール回路１から変換結果終了信号が送出
されるまでタップデコーダ５の値を書き換えて比較しつ
づける。この一連の実行時間は、トラッファーゲートを
形成するＮチャネルトランジスタのＯＮ抵抗とコンパレ
ータ４までの負荷容量とに左右され、変換スピードもこ
れらにより決定される。従って、本実施例はゲートのＯ
Ｎ抵抗が小さくなるので、変換スピードも速くなる。ま
た、Ｎチャネルトランジスタのみを用いるので、回路設
計が楽になり、面積も小さくできる。
電位は、外部端子より入力されたアナログ電圧とコンパ
レータ４で比較され、その結果はレジスタ２に書き込ま
れる。コントロール回路１から変換結果終了信号が送出
されるまでタップデコーダ５の値を書き換えて比較しつ
づける。この一連の実行時間は、トラッファーゲートを
形成するＮチャネルトランジスタのＯＮ抵抗とコンパレ
ータ４までの負荷容量とに左右され、変換スピードもこ
れらにより決定される。従って、本実施例はゲートのＯ
Ｎ抵抗が小さくなるので、変換スピードも速くなる。ま
た、Ｎチャネルトランジスタのみを用いるので、回路設
計が楽になり、面積も小さくできる。
【００１８】
【発明の効果】以上説明したように、本発明のＲストリ
ング方式によるＡ／Ｄ変換回路は、Ｎチャネルトランジ
スタのみで形成したゲート手段と昇圧回路とを有するこ
とにより、タップデコーダから電源電圧以上の値を出力
することができるので、トランジスタのＯＮ抵抗を小さ
くでき、変換速度を高速化することができるという効果
がある。また、本発明はマスクパターンに実現した場
合、Ｎチャネルトランジスタのみで構成することによ
り、ノンドープ工程を削除することができ、しかもＰチ
ャネルトランジスタを有しないため、素子間隔をあける
必要がなく、面積を小さく設計することができ、回路構
成やマスクパターンを簡略化できるという効果がある。
ング方式によるＡ／Ｄ変換回路は、Ｎチャネルトランジ
スタのみで形成したゲート手段と昇圧回路とを有するこ
とにより、タップデコーダから電源電圧以上の値を出力
することができるので、トランジスタのＯＮ抵抗を小さ
くでき、変換速度を高速化することができるという効果
がある。また、本発明はマスクパターンに実現した場
合、Ｎチャネルトランジスタのみで構成することによ
り、ノンドープ工程を削除することができ、しかもＰチ
ャネルトランジスタを有しないため、素子間隔をあける
必要がなく、面積を小さく設計することができ、回路構
成やマスクパターンを簡略化できるという効果がある。
【図１】本発明の一実施例を示すＲストリング方式のＡ
／Ｄ変換回路図でる。
／Ｄ変換回路図でる。
【図２】図１に示すＮチャネルトランジスタのゲート電
圧と電流の特性図である。
圧と電流の特性図である。
【図３】図１に示すＮチャネルトランジスタの入力電圧
とＯＮ抵抗の特性図である。
とＯＮ抵抗の特性図である。
【図４】従来の一例を示すＲストリング方式のＡ／Ｄ変
換回路図である。
換回路図である。
【図５】図４に示すトランジスタの入力電圧とＯＮ抵抗
の特性図である。
の特性図である。
１ コントロール回路 ２ レジスタ ３ サンプルホールド回路 ４ コンパレータ ５ タップデコーダ ６ 昇圧回路 Ｍ1 〜Ｍn Ｎチャネルトランジスタ Ｒ1 〜Ｒn 抵抗
Claims (1)
- 【請求項１】 アナログ信号を入力してサンプルホール
ドするサンプルホールド回路と、基準電圧を分割するた
めの複数の抵抗素子を直列接続した抵抗ストリングと、
一端を共通接続し且つ他端を前記抵抗ストリングの分割
点にそれぞれ接続するＮチャネルトランジスタのみから
なる複数個のトランファーゲートと、前記複数個のトラ
ンジスファーゲートを制御するタップデコーダと、前記
タップデコーダに接続される昇圧回路と、前記サンプル
ホールド回路の出力および前記複数個のトランスファゲ
ートの共通接続した一端から得られる基準電圧を比較す
るコンパレータと、前記コンパレータ回路の出力を記憶
しディジタル出力するとともに前記タップデコーダを制
御するレジスタとを有し、前記昇圧回路から昇圧された
信号により前記トランスファーゲートを構成する前記Ｎ
チャネルトランジスタを選択することを特徴とするＲス
トリング方式によるＡ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23578892A JPH0685676A (ja) | 1992-09-03 | 1992-09-03 | Ｒストリング方式によるａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23578892A JPH0685676A (ja) | 1992-09-03 | 1992-09-03 | Ｒストリング方式によるａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685676A true JPH0685676A (ja) | 1994-03-25 |
Family
ID=16991267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23578892A Withdrawn JPH0685676A (ja) | 1992-09-03 | 1992-09-03 | Ｒストリング方式によるａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685676A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6166671A (en) * | 1997-09-26 | 2000-12-26 | Kabushiki Kaisha Toshiba | Analog-to-digital converting circuit apparatus and coverting method thereof |
| WO2006040819A1 (ja) * | 2004-10-14 | 2006-04-20 | Renesas Technology Corp. | 半導体装置 |
-
1992
- 1992-09-03 JP JP23578892A patent/JPH0685676A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6166671A (en) * | 1997-09-26 | 2000-12-26 | Kabushiki Kaisha Toshiba | Analog-to-digital converting circuit apparatus and coverting method thereof |
| WO2006040819A1 (ja) * | 2004-10-14 | 2006-04-20 | Renesas Technology Corp. | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |