JPH0685800A - カウンタ回路 - Google Patents
カウンタ回路Info
- Publication number
- JPH0685800A JPH0685800A JP4230650A JP23065092A JPH0685800A JP H0685800 A JPH0685800 A JP H0685800A JP 4230650 A JP4230650 A JP 4230650A JP 23065092 A JP23065092 A JP 23065092A JP H0685800 A JPH0685800 A JP H0685800A
- Authority
- JP
- Japan
- Prior art keywords
- switching signal
- frame pulse
- input
- counter
- selector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 略位相が合った０系，１系のフレームパルス
をセレクタ１に入力し切替信号により切り替えられ出力
するフレームパルスで、１巡カウント時間が該フレーム
パルスの周期に一致するカウンタ２の動作を開始させる
カウンタ回路に関し、切替信号が何時の時点で入力して
も、カウンタの動作開始は誤りなく行わさせるカウンタ
回路の提供を目的とする。 【構成】 ０系，１系のフレームパルス及び該切替信号
を入力し、該切替信号を該０系，１系のフレームパルス
共Ｌレベルの所迄遅延させセレクタ１に与える切替信号
遅延手段３を設けた構成とする。
をセレクタ１に入力し切替信号により切り替えられ出力
するフレームパルスで、１巡カウント時間が該フレーム
パルスの周期に一致するカウンタ２の動作を開始させる
カウンタ回路に関し、切替信号が何時の時点で入力して
も、カウンタの動作開始は誤りなく行わさせるカウンタ
回路の提供を目的とする。 【構成】 ０系，１系のフレームパルス及び該切替信号
を入力し、該切替信号を該０系，１系のフレームパルス
共Ｌレベルの所迄遅延させセレクタ１に与える切替信号
遅延手段３を設けた構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、伝送システム等に使用
する、０系又は１系のフレームパルスにて、１巡カウン
ト時間が該フレームパルスの周期に一致するカウンタの
カウント動作を開始させるカウンタ回路の改良に関す
る。
する、０系又は１系のフレームパルスにて、１巡カウン
ト時間が該フレームパルスの周期に一致するカウンタの
カウント動作を開始させるカウンタ回路の改良に関す
る。
【０００２】
【従来の技術】図４は従来例のカウンタ回路のブロック
図及び各部のタイムチャートで、（Ａ）はブロック図
（Ｂ）は各部のタイムチャートである。
図及び各部のタイムチャートで、（Ａ）はブロック図
（Ｂ）は各部のタイムチャートである。
【０００３】図４（Ｂ）のａ，ｂに示す如き、略位相が
合った０系，１系のフレームパルスがセレクタ１に入力
し、切替信号により例えば０系のフレームパルスが選択
されて出力し、１巡カウント時間が該フレームパルスの
周期に一致するカウンタ２のロード端子に入力すると、
カウンタ２はカウント動作を開始する。
合った０系，１系のフレームパルスがセレクタ１に入力
し、切替信号により例えば０系のフレームパルスが選択
されて出力し、１巡カウント時間が該フレームパルスの
周期に一致するカウンタ２のロード端子に入力すると、
カウンタ２はカウント動作を開始する。
【０００４】又切替信号により出力が１系のフレームパ
ルスに切り替えられカウンタ２のロード端子に入力する
と、カウンタ２はカウント動作を開始する。尚カウンタ
２のキャリアウト信号はフレームパルスと略同時期にオ
ア回路４を介してロード端子に入力し、フレームパルス
が入力しない時はカウンタ２はキャリアウト信号をロー
ド端子に入力して自走する。
ルスに切り替えられカウンタ２のロード端子に入力する
と、カウンタ２はカウント動作を開始する。尚カウンタ
２のキャリアウト信号はフレームパルスと略同時期にオ
ア回路４を介してロード端子に入力し、フレームパルス
が入力しない時はカウンタ２はキャリアウト信号をロー
ド端子に入力して自走する。
【０００５】
【発明が解決しようとする課題】しかしながら、切替信
号の入力が、図４（Ｂ）ｄに示す如く、０系のフレーム
パルスがＬレベルで１系のフレームパルスがＨレベルの
時であると、セレクタ１の出力は図４（Ｂ）ｃに示す如
く短時間Ｈレベルのパルス所謂ひげのパルスを生じ、カ
ウンタ２はこのひげの立ち上がりでも動作を開始するこ
とになり、誤動作を起こす問題点がある。
号の入力が、図４（Ｂ）ｄに示す如く、０系のフレーム
パルスがＬレベルで１系のフレームパルスがＨレベルの
時であると、セレクタ１の出力は図４（Ｂ）ｃに示す如
く短時間Ｈレベルのパルス所謂ひげのパルスを生じ、カ
ウンタ２はこのひげの立ち上がりでも動作を開始するこ
とになり、誤動作を起こす問題点がある。
【０００６】本発明は、切替信号が何時の時点で入力し
ても、カウンタの動作開始は誤りなく行わさせるカウン
タ回路の提供を目的としている。
ても、カウンタの動作開始は誤りなく行わさせるカウン
タ回路の提供を目的としている。
【０００７】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図１に示す如く、略位相が合った０系，
１系のフレームパルスをセレクタ１に入力し、切替信号
により切り替えられ出力するフレームパルスで、１巡カ
ウント時間が該フレームパルスの周期に一致するカウン
タ２の動作を開始させるカウンタ回路において、該０
系，１系のフレームパルス及び該切替信号を入力し、該
切替信号を該０系，１系のフレームパルス共Ｌレベルの
所迄遅延させ該セレクタ１に与える切替信号遅延手段３
を設けた構成とする。
ック図である。図１に示す如く、略位相が合った０系，
１系のフレームパルスをセレクタ１に入力し、切替信号
により切り替えられ出力するフレームパルスで、１巡カ
ウント時間が該フレームパルスの周期に一致するカウン
タ２の動作を開始させるカウンタ回路において、該０
系，１系のフレームパルス及び該切替信号を入力し、該
切替信号を該０系，１系のフレームパルス共Ｌレベルの
所迄遅延させ該セレクタ１に与える切替信号遅延手段３
を設けた構成とする。
【０００８】又は該切替信号を、現在選択しているフレ
ームパルスをクロック端子に入力するフリップフロップ
に入力し、該フリップフロップの出力を、該出力を起動
信号とし該０系，１系のフレームパルスがＬレベルとな
る迄Ｌレベルを出力するガード信号出力手段を介して、
該セレクタ１に入力する構成とする。
ームパルスをクロック端子に入力するフリップフロップ
に入力し、該フリップフロップの出力を、該出力を起動
信号とし該０系，１系のフレームパルスがＬレベルとな
る迄Ｌレベルを出力するガード信号出力手段を介して、
該セレクタ１に入力する構成とする。
【０００９】
【作用】本発明の第１の構成では、図１ｃに示す如き切
替信号を、切替信号遅延手段３にて、図１ｄに示す如く
０系，１系のフレームパルスが共にＬレベルとなる迄遅
延させてセレクタ１に入力して切り替えさせるので、フ
レームパルスによるひげを生ずることはなく、カウンタ
２はフレームパルスで動作開始するようになり誤って動
作開始をすることはなくなる。
替信号を、切替信号遅延手段３にて、図１ｄに示す如く
０系，１系のフレームパルスが共にＬレベルとなる迄遅
延させてセレクタ１に入力して切り替えさせるので、フ
レームパルスによるひげを生ずることはなく、カウンタ
２はフレームパルスで動作開始するようになり誤って動
作開始をすることはなくなる。
【００１０】又第２の構成では、切替信号を、現在選択
しているフレームパルスをクロック端子に入力するフリ
ップフロップに入力し、該フリップフロップの出力を、
該出力を起動信号とし該０系，１系のフレームパルスが
Ｌレベルとなる迄Ｌレベルを出力するガード信号出力手
段を介して、該セレクタ１に入力し立ち上がりで切り替
えさせるので、フレームパルスによるひげを生ずること
はなく、カウンタ２は誤って動作開始をすることはなく
なる。
しているフレームパルスをクロック端子に入力するフリ
ップフロップに入力し、該フリップフロップの出力を、
該出力を起動信号とし該０系，１系のフレームパルスが
Ｌレベルとなる迄Ｌレベルを出力するガード信号出力手
段を介して、該セレクタ１に入力し立ち上がりで切り替
えさせるので、フレームパルスによるひげを生ずること
はなく、カウンタ２は誤って動作開始をすることはなく
なる。
【００１１】
【実施例】図２は本発明の実施例のカウンタ回路のブロ
ック図及び各部のタイムチャートで、（Ａ）はブロック
図（Ｂ）は各部のタイムチャートである。
ック図及び各部のタイムチャートで、（Ａ）はブロック
図（Ｂ）は各部のタイムチャートである。
【００１２】図２では（Ｂ）のａ，ｂに示す０系，１系
のフレームパルスはセレクタ１に入力し、何れかが選択
されて出力し、選択された系のフレームパルスが、１巡
カウント時間が該フレームパルスの周期に一致するカウ
ンタ２のロード端子に入力することで動作を開始するよ
うにしている。
のフレームパルスはセレクタ１に入力し、何れかが選択
されて出力し、選択された系のフレームパルスが、１巡
カウント時間が該フレームパルスの周期に一致するカウ
ンタ２のロード端子に入力することで動作を開始するよ
うにしている。
【００１３】勿論フレームパルスが入力しない時は、カ
ウンタ２はキャリアウト信号をロード端子に入力して自
走する。（Ｂ）のａ，ｂに示す０系，１系のフレームパ
ルスは夫々ＪＫフリップフロップ３ー１，３ー２に入力
し、ＪＫフリップフロップ３ー１，３ー２の出力はオア
回路３ー３に入力しているので、オア回路３ー３の出力
は（Ｂ）ｄに示す如く、０系，１系のフレームパルスの
Ｈレベルが合算されたものとなり、ノット回路３ー４に
て反転されて、（Ｂ）ｃに示す切替信号の入力するフリ
ップフロップ３ー５のクロック端子に入力する。
ウンタ２はキャリアウト信号をロード端子に入力して自
走する。（Ｂ）のａ，ｂに示す０系，１系のフレームパ
ルスは夫々ＪＫフリップフロップ３ー１，３ー２に入力
し、ＪＫフリップフロップ３ー１，３ー２の出力はオア
回路３ー３に入力しているので、オア回路３ー３の出力
は（Ｂ）ｄに示す如く、０系，１系のフレームパルスの
Ｈレベルが合算されたものとなり、ノット回路３ー４に
て反転されて、（Ｂ）ｃに示す切替信号の入力するフリ
ップフロップ３ー５のクロック端子に入力する。
【００１４】従ってフリップフロップ３ー５に入力する
切替信号は、（Ｂ）ｄに示すオア回路３ー３の出力の立
ち下がりでたたかれ、フリップフロップ３ー５の出力よ
りは（Ｂ）ｅに示す如き、０系，１系のフレームパルス
が共にＬレベルとなる時点迄遅延された切替信号となり
セレクタ１に入力するので、切替信号は何時の時点で入
力してもカウンタ２の動作開始は０系又は１系のフレー
ムパルスで行わせるようになり誤動作はしなくなる。
切替信号は、（Ｂ）ｄに示すオア回路３ー３の出力の立
ち下がりでたたかれ、フリップフロップ３ー５の出力よ
りは（Ｂ）ｅに示す如き、０系，１系のフレームパルス
が共にＬレベルとなる時点迄遅延された切替信号となり
セレクタ１に入力するので、切替信号は何時の時点で入
力してもカウンタ２の動作開始は０系又は１系のフレー
ムパルスで行わせるようになり誤動作はしなくなる。
【００１５】尚カウンタ２のキャリアウト信号はフレー
ムパルスと略同時期にオア回路４を介してロード端子に
入力し、フレームパルスが入力しない時はカウンタ２は
キャリアウト信号をロード端子に入力して自走する。
ムパルスと略同時期にオア回路４を介してロード端子に
入力し、フレームパルスが入力しない時はカウンタ２は
キャリアウト信号をロード端子に入力して自走する。
【００１６】図３は本発明の他の実施例のカウンタ回路
のブロック図及び各部のタイムチャートで、（Ａ）はブ
ロック図（Ｂ）は各部のタイムチャートである。図３の
場合も（Ｂ）ａ，ｂに示す０系，１系のフレームパルス
はセレクタ１に入力し、切替パルスにより何れかが選択
されて出力している。
のブロック図及び各部のタイムチャートで、（Ａ）はブ
ロック図（Ｂ）は各部のタイムチャートである。図３の
場合も（Ｂ）ａ，ｂに示す０系，１系のフレームパルス
はセレクタ１に入力し、切替パルスにより何れかが選択
されて出力している。
【００１７】この選択されたフレームパルスを、切替信
号が入力しているフリップフロップ３ー６のクロック端
子に入力し出力を起動信号として、起動するとフレーム
周期の１／２時間Ｌレベルを出力するガードタイマ３ー
７に入力し、ガードタイマ３ー７の出力を切替パルスと
してセレクタ１に入力するようにしている。
号が入力しているフリップフロップ３ー６のクロック端
子に入力し出力を起動信号として、起動するとフレーム
周期の１／２時間Ｌレベルを出力するガードタイマ３ー
７に入力し、ガードタイマ３ー７の出力を切替パルスと
してセレクタ１に入力するようにしている。
【００１８】今セレクタ１では、（Ｂ）ａに示す０系の
フレームパルスを選択して出力していたとすると、この
フレームパルスは切替信号が入力するフリップフロップ
３ー６のクロック端子に入力してたたくので、フリップ
フロップ３ー６よりは図（Ｂ）ｄに示す如きパルスを出
力しガードタイマ３ー７に入力し起動させるので、ガー
ドタイマ３ー７よりは（Ｂ）ｅに示す如き、０系のフレ
ームパルスの立ち上がりよりフレーム周期の１／２時間
Ｌレベルを出力しセレクタ１に入力し立ち上がりにて１
系のフレームパルスに切り替え出力させる。
フレームパルスを選択して出力していたとすると、この
フレームパルスは切替信号が入力するフリップフロップ
３ー６のクロック端子に入力してたたくので、フリップ
フロップ３ー６よりは図（Ｂ）ｄに示す如きパルスを出
力しガードタイマ３ー７に入力し起動させるので、ガー
ドタイマ３ー７よりは（Ｂ）ｅに示す如き、０系のフレ
ームパルスの立ち上がりよりフレーム周期の１／２時間
Ｌレベルを出力しセレクタ１に入力し立ち上がりにて１
系のフレームパルスに切り替え出力させる。
【００１９】このようにすると０系，１系のフレームパ
ルスが共にＬレベルになってから切り替えるので、切替
信号は何時の時点で入力しても、フレームパルスによる
ひげを生ずることはなく、カウンタ２は誤って動作開始
をすることはなくなる。
ルスが共にＬレベルになってから切り替えるので、切替
信号は何時の時点で入力しても、フレームパルスによる
ひげを生ずることはなく、カウンタ２は誤って動作開始
をすることはなくなる。
【００２０】
【発明の効果】以上詳細に説明せる如く本発明によれ
ば、切替信号が何時の時点で入力してもカウンタの動作
を誤りなく行なわさせる効果がある。
ば、切替信号が何時の時点で入力してもカウンタの動作
を誤りなく行なわさせる効果がある。
【図１】は本発明の原理ブロック図、
【図２】は本発明の実施例のカウンタ回路のブロック図
及び各部のタイムチャート、
及び各部のタイムチャート、
【図３】は本発明の他の実施例のカウンタ回路のブロッ
ク図及び各部のタイムチャート、
ク図及び各部のタイムチャート、
【図４】は従来例のカウンタ回路のブロック図及び各部
のタイムチャートである。
のタイムチャートである。
１はセレクタ、２はカウンタ、３は切替信号遅延手段、
３ー１，３ー２，３ー５，３ー６はフリップフロップ、
３ー３，４はオア回路、３ー４はノット回路、３ー７は
ガードタイマを示す。
３ー１，３ー２，３ー５，３ー６はフリップフロップ、
３ー３，４はオア回路、３ー４はノット回路、３ー７は
ガードタイマを示す。
Claims (2)
- 【請求項１】 略位相が合った０系，１系のフレームパ
ルスをセレクタ（１）に入力し切替信号により切り替え
られ出力するフレームパルスで、１巡カウント時間が該
フレームパルスの周期に一致するカウンタ（２）の動作
を開始させるカウンタ回路において、 該０系，１系のフレームパルス及び該切替信号を入力
し、該切替信号を該０系，１系のフレームパルス共Ｌレ
ベルの所迄遅延させ該セレクタ（１）に与える切替信号
遅延手段（３）を設けたことを特徴とするカウンタ回
路。 - 【請求項２】 略位相が合った０系，１系のフレームパ
ルスをセレクタ（１）に入力し切替信号により切り替え
られ出力するフレームパルスで、１巡カウント時間が該
フレームパルスの周期に一致するカウンタ（２）の動作
を開始させるカウンタ回路において、 該切替信号を、現在選択しているフレームパルスをクロ
ック端子に入力するフリップフロップに入力し、該フリ
ップフロップの出力を、該出力を起動信号とし該０系，
１系のフレームパルスがＬレベルとなる迄Ｌレベルを出
力するガード信号出力手段を介して、該セレクタ（１）
に入力するようにしたことを特徴とするカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4230650A JPH0685800A (ja) | 1992-08-31 | 1992-08-31 | カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4230650A JPH0685800A (ja) | 1992-08-31 | 1992-08-31 | カウンタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685800A true JPH0685800A (ja) | 1994-03-25 |
Family
ID=16911124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4230650A Withdrawn JPH0685800A (ja) | 1992-08-31 | 1992-08-31 | カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685800A (ja) |
-
1992
- 1992-08-31 JP JP4230650A patent/JPH0685800A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |