JPH0687358B2 - Ｒｏｍの消費電力低減方法 - Google Patents
Ｒｏｍの消費電力低減方法Info
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- JPH0687358B2 JPH0687358B2 JP7855586A JP7855586A JPH0687358B2 JP H0687358 B2 JPH0687358 B2 JP H0687358B2 JP 7855586 A JP7855586 A JP 7855586A JP 7855586 A JP7855586 A JP 7855586A JP H0687358 B2 JPH0687358 B2 JP H0687358B2
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- JP
- Japan
- Prior art keywords
- rom
- power consumption
- line
- signal
- machine cycle
- Prior art date
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- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000007599 discharging Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Microcomputers (AREA)
- Read Only Memory (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はROM、特に１チップマイクロコンピュータの命
令を格納するためのROMの消費電力を低減するための方
法に関するものである。
令を格納するためのROMの消費電力を低減するための方
法に関するものである。
従来の技術 １チップマイクロコンピュータに内蔵されているプリチ
ャージ方式のROMの回路図を第３図に示し、これを参照
して説明する。
ャージ方式のROMの回路図を第３図に示し、これを参照
して説明する。
ROMの回路構成は、Ｎビットのアドレス入力線１からの
信号をデコードし、2N本のアドレス線２から信号を取り
出すアドレスデコーダ３と、アドレス線２からの信号を
エンコードし、Ｍビットのビット線４から出力するエン
コーダ５とから成り立っている。さらに、エンコーダ５
には、ビット線４に電荷を充電（プリチャージ）するこ
とや、電荷を放電（ディスチャージ）することを行うた
めのクロックパルス信号を送るプリチャージ信号入力線
６がある。エンコーダ５の回路は、ドレインが電圧源V
DDにゲートがプリチャージ信号入力線６にソースがビッ
ト線４に繋がるｍ個のｐチャンネルMOSトランジスタ71,
72……7mと、ゲートがプリチャージ信号入力線６に接続
され、ソースが接地されたｍ個のｎチャンネルMOSトラ
ンジスタ81……8mおよびドレインがビット線４にゲート
がアドレス線２にソースがMOSトランジスタ81……8mの
ドレインに繋がるｘ個のｎチャンネルMOSトランジスタ9
1,92……9xを備えた構成である。
信号をデコードし、2N本のアドレス線２から信号を取り
出すアドレスデコーダ３と、アドレス線２からの信号を
エンコードし、Ｍビットのビット線４から出力するエン
コーダ５とから成り立っている。さらに、エンコーダ５
には、ビット線４に電荷を充電（プリチャージ）するこ
とや、電荷を放電（ディスチャージ）することを行うた
めのクロックパルス信号を送るプリチャージ信号入力線
６がある。エンコーダ５の回路は、ドレインが電圧源V
DDにゲートがプリチャージ信号入力線６にソースがビッ
ト線４に繋がるｍ個のｐチャンネルMOSトランジスタ71,
72……7mと、ゲートがプリチャージ信号入力線６に接続
され、ソースが接地されたｍ個のｎチャンネルMOSトラ
ンジスタ81……8mおよびドレインがビット線４にゲート
がアドレス線２にソースがMOSトランジスタ81……8mの
ドレインに繋がるｘ個のｎチャンネルMOSトランジスタ9
1,92……9xを備えた構成である。
次に、ROMの動作を簡単に説明する。
プリチャージ信号入力線６の論理レベルが低レベル
（“L"）の状態になると電圧源に繋がるｐチャンネルMO
Sトランジスタ71,72……7mは導通（“ON"）し、グラン
ドに繋がるｎチャンネルMOSトランジスタ81……8mは非
導通（“OFF"）の状態となる。このとき、ビット線４は
すべてプリチャージされ論理レベルが“H"の状態とな
る。この間に、アドレスデコーダ３でデコードされた信
号によりアドレス線２の2Nの内１本だけが、“H"レベル
となり、残りのアドレス線２は“L"レベルとなる。
（“L"）の状態になると電圧源に繋がるｐチャンネルMO
Sトランジスタ71,72……7mは導通（“ON"）し、グラン
ドに繋がるｎチャンネルMOSトランジスタ81……8mは非
導通（“OFF"）の状態となる。このとき、ビット線４は
すべてプリチャージされ論理レベルが“H"の状態とな
る。この間に、アドレスデコーダ３でデコードされた信
号によりアドレス線２の2Nの内１本だけが、“H"レベル
となり、残りのアドレス線２は“L"レベルとなる。
次に、プリチャージ信号入力線６の論理レベルが“L"か
ら“H"の状態に変化すると電圧源に繋がるMOSトランジ
スタ71,72……7mは“OFF"の状態となり、グランドに繋
がるMOSトランジスタ81……8mは“ON"の状態となる。こ
のとき、ゲートがアドレス線２にドレインがビット線４
にソースがｎチャンネルMOSトランジスタ81……8mのド
レインに繋がっているｎチャンネルMOSトランジスタ91,
92……9xの内、ゲートがアドレス線２の“H"レベルに繋
がっているものがあれば、このMOSトランジスタに繋が
っているビット線に蓄えられた電荷が放電され、論理レ
ベルは“L"の状態となる。それ以外のビット線４はプリ
チャージされた電荷を放電する回路がないため論理レベ
ルは“H"の状態のままである。以上の動作が１マシンサ
イクル内の動作として繰り返され、１マシンサイクルご
とにROMの読み出しがおこなわれる。
ら“H"の状態に変化すると電圧源に繋がるMOSトランジ
スタ71,72……7mは“OFF"の状態となり、グランドに繋
がるMOSトランジスタ81……8mは“ON"の状態となる。こ
のとき、ゲートがアドレス線２にドレインがビット線４
にソースがｎチャンネルMOSトランジスタ81……8mのド
レインに繋がっているｎチャンネルMOSトランジスタ91,
92……9xの内、ゲートがアドレス線２の“H"レベルに繋
がっているものがあれば、このMOSトランジスタに繋が
っているビット線に蓄えられた電荷が放電され、論理レ
ベルは“L"の状態となる。それ以外のビット線４はプリ
チャージされた電荷を放電する回路がないため論理レベ
ルは“H"の状態のままである。以上の動作が１マシンサ
イクル内の動作として繰り返され、１マシンサイクルご
とにROMの読み出しがおこなわれる。
発明が解決しようとする問題点 １チップマイクロコンピュータの命令を格納するプリチ
ャージ方式のROMは、読み出しを必要とするかしないか
に係わらず１マシンサイクル毎にビット線でプリチャー
ジとディスチャージの動作が繰り返されていた。このた
め、ROMのデータを読み出す必要がないときにもROM内に
電流が流れ、消費電力が大きくなる不都合があった。
ャージ方式のROMは、読み出しを必要とするかしないか
に係わらず１マシンサイクル毎にビット線でプリチャー
ジとディスチャージの動作が繰り返されていた。このた
め、ROMのデータを読み出す必要がないときにもROM内に
電流が流れ、消費電力が大きくなる不都合があった。
本発明は、ROMの読み出しを必要としないマシンサイク
ルにはROMの読み出し動作を停止させ、消費電力の低減
化を図ることを目的とするものである。
ルにはROMの読み出し動作を停止させ、消費電力の低減
化を図ることを目的とするものである。
問題点を解決するための手段 本発明のROMの消費電力低減方法は、ROMから読み出され
た命令を解読する命令デコーダから制御信号を出し、同
制御信号とクロックパルス信号とを論理和回路へ入力
し、同論理和回路の出力を前記ROMのプリチャージ信号
入力線に入力し、ROMのデータの読み出しを必要としな
いマシンサイクルにROMの読み出し動作を停止させるも
のである。
た命令を解読する命令デコーダから制御信号を出し、同
制御信号とクロックパルス信号とを論理和回路へ入力
し、同論理和回路の出力を前記ROMのプリチャージ信号
入力線に入力し、ROMのデータの読み出しを必要としな
いマシンサイクルにROMの読み出し動作を停止させるも
のである。
作用 この方法によれば、ROMの読み出しを必要としないマシ
ンサイクルでは、制御信号によりビット線での電荷の放
電が阻止され、電流が流れなくなり、低消費電力が実現
される。
ンサイクルでは、制御信号によりビット線での電荷の放
電が阻止され、電流が流れなくなり、低消費電力が実現
される。
実 施 例 本発明のROMの消費電力低減方法の実施例を第１図のブ
ロック図と第２図のタイミングチャート図を参照して説
明する。
ロック図と第２図のタイミングチャート図を参照して説
明する。
ROM10からのデータ出力信号11は命令レジスタ12を通っ
て命令デコーダ13に入る。命令デコーダ13は、マイクロ
コンピュータの各部に送られる制御信号14を出力すると
ともに、ROMからのデータの読み出しを必要としないマ
シンサイクルにROMの動作を停止させるための制御信号
もROM制御信号線15に出力する。このROMの制御信号とク
ロックパルス線16に入力されたクロックパルス信号とを
論理和回路17に入力し、この論理和回路の出力信号をイ
ンバータ18を通して位相反転させ、ROMのプリチャージ
信号としてROMのプリチャージ信号入力線６に入力す
る。
て命令デコーダ13に入る。命令デコーダ13は、マイクロ
コンピュータの各部に送られる制御信号14を出力すると
ともに、ROMからのデータの読み出しを必要としないマ
シンサイクルにROMの動作を停止させるための制御信号
もROM制御信号線15に出力する。このROMの制御信号とク
ロックパルス線16に入力されたクロックパルス信号とを
論理和回路17に入力し、この論理和回路の出力信号をイ
ンバータ18を通して位相反転させ、ROMのプリチャージ
信号としてROMのプリチャージ信号入力線６に入力す
る。
次に、上記のブロック図の動作原理をタイミングチャー
ト図で示す。
ト図で示す。
第２図中、ａは時刻、ｂはクロックパルス信号波形、ｃ
はROM制御信号波形、ｄはプリチャージ信号波形、ｅはR
OMのデータ出力波形である。
はROM制御信号波形、ｄはプリチャージ信号波形、ｅはR
OMのデータ出力波形である。
クロックパルス信号は時刻t0からt1,t2からt3およびt4
からt5の間で論理レベルが“H"となり、時刻t1からt2,t
3からt4およびt5からt6の間で論理レベルが“L"とな
る。このクロックパルス信号の１サイクル、すなわち時
刻t0からt2（M1）、t2からt4（M2）およびt4からt
6（M3）がマシンサイクルである。このマシンサイクル
の内、M1とM3でROMのデータの読み出しを行い命令レジ
スタに命令を取り込み、一方、M2ではROMのデータの読
み出しを行わないものとする。命令デコーダ13から出す
ROM制御信号の論理レベルは、第２図ｃから明らかなよ
うにマシンサイクルM1とM3で“L"に、マシンサイクルM2
で“H"となる。
からt5の間で論理レベルが“H"となり、時刻t1からt2,t
3からt4およびt5からt6の間で論理レベルが“L"とな
る。このクロックパルス信号の１サイクル、すなわち時
刻t0からt2（M1）、t2からt4（M2）およびt4からt
6（M3）がマシンサイクルである。このマシンサイクル
の内、M1とM3でROMのデータの読み出しを行い命令レジ
スタに命令を取り込み、一方、M2ではROMのデータの読
み出しを行わないものとする。命令デコーダ13から出す
ROM制御信号の論理レベルは、第２図ｃから明らかなよ
うにマシンサイクルM1とM3で“L"に、マシンサイクルM2
で“H"となる。
このROM制御信号とクロックパルス信号とを論理和回路1
7に入力し、論理和回路17の出力信号をインバータ18で
位相反転してプリチャージ信号を得る。このプリチャー
ジ信号は、ROMのデータの読み出しが行われるマシンサ
イクルM1とM3ではそれぞれクロックパルス信号が“L"レ
ベルの間は論理レベルが“H"となるが、ROMのデータの
読み出しが行われないマシンサイクルM2ではクロックパ
ルス信号が“L"レベルの間であっても論理レベルが“L"
となる。
7に入力し、論理和回路17の出力信号をインバータ18で
位相反転してプリチャージ信号を得る。このプリチャー
ジ信号は、ROMのデータの読み出しが行われるマシンサ
イクルM1とM3ではそれぞれクロックパルス信号が“L"レ
ベルの間は論理レベルが“H"となるが、ROMのデータの
読み出しが行われないマシンサイクルM2ではクロックパ
ルス信号が“L"レベルの間であっても論理レベルが“L"
となる。
このプリチャージ信号が第３図のプリチャージ信号入力
線６に入力されると、時刻t0からt1の間、t2とt4の間お
よびt4とt5の間ではビット線４はすべてプリチャージさ
れビット線の論理レベルは“H"の状態になる。
線６に入力されると、時刻t0からt1の間、t2とt4の間お
よびt4とt5の間ではビット線４はすべてプリチャージさ
れビット線の論理レベルは“H"の状態になる。
次に、時刻t1からt2の間およびt5からt6の間では、グラ
ンドに繋がるMOSトランジスタ81……8mが導通し、ビッ
ト線とこのMOSトランジスタ81……8mのドレインの間にM
OSトランジスタがあり、かつ、このトランジスタのゲー
トに繋がるアドレス線が“H"レベルのとき、このビット
線に蓄えられた電荷が放電され、ビット線の論理レベル
が“L"となる。それ以外のビット線では電荷が放電され
ず“H"レベルのままである。このようにしてデータ出力
にはROMの内容が読み出される。
ンドに繋がるMOSトランジスタ81……8mが導通し、ビッ
ト線とこのMOSトランジスタ81……8mのドレインの間にM
OSトランジスタがあり、かつ、このトランジスタのゲー
トに繋がるアドレス線が“H"レベルのとき、このビット
線に蓄えられた電荷が放電され、ビット線の論理レベル
が“L"となる。それ以外のビット線では電荷が放電され
ず“H"レベルのままである。このようにしてデータ出力
にはROMの内容が読み出される。
一方、時刻t3からt4の間では、プリチャージ信号が“L"
レベルであるため、すべてのビット線で電荷の放電がお
こらず“H"レベルを維持したままである。
レベルであるため、すべてのビット線で電荷の放電がお
こらず“H"レベルを維持したままである。
このように、マシンサイクルM1とM3とではROMのデータ
の呼び出しがおこなわれるが、マシンサイクルM2ではRO
Mのデータの呼び出しがおこなわれない。ROMのデータの
呼び出しが停止しているときには、どのビット線も電荷
の放電はおこらず、電流が流れない状態となる。
の呼び出しがおこなわれるが、マシンサイクルM2ではRO
Mのデータの呼び出しがおこなわれない。ROMのデータの
呼び出しが停止しているときには、どのビット線も電荷
の放電はおこらず、電流が流れない状態となる。
なお、第２図ｅのデータ出力波形で斜線を引いてある部
分はビット線が“L"レベルか“H"レベルかのいずれかに
なることを示している。
分はビット線が“L"レベルか“H"レベルかのいずれかに
なることを示している。
発明の効果 本発明のROMの消費電力低減方法によれば、ROMのデータ
を呼び出す必要のないマシンサイクルに命令レコーダか
らROM制御信号を出し、このマシンサイクルの間ビット
線の電荷の放電を停止させるため、消費電力を低減させ
る効果が奏される。
を呼び出す必要のないマシンサイクルに命令レコーダか
らROM制御信号を出し、このマシンサイクルの間ビット
線の電荷の放電を停止させるため、消費電力を低減させ
る効果が奏される。
第１図は本発明のROMの消費電力低減方法を示すブロッ
ク図、第２図はブロック図の動作を説明するためのタイ
ミングチャート図、第３図はROMの回路図である。 １……アドレス入力線、２……アドレス線、３……アド
レスデコーダ、４……ビット線、５……エンコーダ、６
……プリチャージ信号入力線、71,72……7m……ｐチャ
ンネルMOSトランジスタ、81……8m,91,92……9x……ｎ
チャンネルMOSトランジスタ、10……ROM、11……データ
出力信号、12……命令レジスタ、13……命令デコーダ、
14……マイクロコンピュータの各部に送られる制御信
号、15……ROM制御信号線、16……クロックパルス線、1
7……論理和回路、18……インバータ。
ク図、第２図はブロック図の動作を説明するためのタイ
ミングチャート図、第３図はROMの回路図である。 １……アドレス入力線、２……アドレス線、３……アド
レスデコーダ、４……ビット線、５……エンコーダ、６
……プリチャージ信号入力線、71,72……7m……ｐチャ
ンネルMOSトランジスタ、81……8m,91,92……9x……ｎ
チャンネルMOSトランジスタ、10……ROM、11……データ
出力信号、12……命令レジスタ、13……命令デコーダ、
14……マイクロコンピュータの各部に送られる制御信
号、15……ROM制御信号線、16……クロックパルス線、1
7……論理和回路、18……インバータ。
Claims (1)
- 【請求項１】ROMから読み出された命令を解読する命令
デコーダから制御信号を出し、同制御信号とクロックパ
ルス信号とを論理和回路へ入力し、同論理和回路の出力
を前記ROMのプリチャージ信号入力線に入力し、ROMのデ
ータの読み出しを必要としないマシンサイクルにROMの
読み出し動作を停止させることを特徴とするROMの消費
電力低減方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7855586A JPH0687358B2 (ja) | 1986-04-04 | 1986-04-04 | Ｒｏｍの消費電力低減方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7855586A JPH0687358B2 (ja) | 1986-04-04 | 1986-04-04 | Ｒｏｍの消費電力低減方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62234293A JPS62234293A (ja) | 1987-10-14 |
| JPH0687358B2 true JPH0687358B2 (ja) | 1994-11-02 |
Family
ID=13665159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7855586A Expired - Lifetime JPH0687358B2 (ja) | 1986-04-04 | 1986-04-04 | Ｒｏｍの消費電力低減方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0687358B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2766304B2 (ja) * | 1989-04-14 | 1998-06-18 | 株式会社東芝 | デジタル電子制御装置 |
| JP5043560B2 (ja) | 2007-08-24 | 2012-10-10 | パナソニック株式会社 | プログラム実行制御装置 |
-
1986
- 1986-04-04 JP JP7855586A patent/JPH0687358B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62234293A (ja) | 1987-10-14 |
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