JPH0687497B2 - メモリ集積回路素子 - Google Patents
メモリ集積回路素子Info
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- JPH0687497B2 JPH0687497B2 JP62010263A JP1026387A JPH0687497B2 JP H0687497 B2 JPH0687497 B2 JP H0687497B2 JP 62010263 A JP62010263 A JP 62010263A JP 1026387 A JP1026387 A JP 1026387A JP H0687497 B2 JPH0687497 B2 JP H0687497B2
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- JP
- Japan
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- pnp
- transistor
- npn
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Static Random-Access Memory (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は２つのnpn型トランジスタよりなるフリップフ
ロップ回路とpnp型トランジスタよりなる負荷とからな
る回路を単位メモリーセルとするメモリ集積回路素子に
関するものである。
ロップ回路とpnp型トランジスタよりなる負荷とからな
る回路を単位メモリーセルとするメモリ集積回路素子に
関するものである。
従来、２つのnpn型トランジスタよりなるフリップフロ
ップ回路を含んで単位メモリーセルを構成するメモリー
集積回路素子においては、メモリーセルの負荷素子とし
て、 （１）負荷抵抗とBC（PN接合）ダイオードの並列負荷 （２）負荷抵抗とショットキーバリアダイオード（SB
D）の並列負荷 （３）pnp型トランジスタ負荷 の３つが使用されている。
ップ回路を含んで単位メモリーセルを構成するメモリー
集積回路素子においては、メモリーセルの負荷素子とし
て、 （１）負荷抵抗とBC（PN接合）ダイオードの並列負荷 （２）負荷抵抗とショットキーバリアダイオード（SB
D）の並列負荷 （３）pnp型トランジスタ負荷 の３つが使用されている。
（１）の負荷抵抗とBCダイオードの並列負荷（第３図）
においては、アドレスアクセス時BC（PN結合）ダイオー
ドの順方向電位が約0.8Vと大きく、フリップフロップ回
路を構成するnpn型トランジスタが飽和に追い込まれる
為、正孔キラーとして金拡散を行なう技術が導入されて
いるが、浅接合，高集積度化が難しく古い技術となりつ
つある。
においては、アドレスアクセス時BC（PN結合）ダイオー
ドの順方向電位が約0.8Vと大きく、フリップフロップ回
路を構成するnpn型トランジスタが飽和に追い込まれる
為、正孔キラーとして金拡散を行なう技術が導入されて
いるが、浅接合，高集積度化が難しく古い技術となりつ
つある。
（２）の負荷抵抗とショットキーバリアダイオード（SB
D）の並列負荷（第４図）は、アドレスアクセス時SBDの
順方向電位が約0.45Vと小さい為、フリップフロップ回
路を構成するnpn型トランジスタが飽和に追い込まれな
い為、メモリーセルへの情報の書き込み（メモリーセル
の反転）が迅速に行なわれる。又金拡散を行なわないの
で浅接合にも適しており、高速，高集積度メモリーセル
を実現する上で有力な負荷方式である。
D）の並列負荷（第４図）は、アドレスアクセス時SBDの
順方向電位が約0.45Vと小さい為、フリップフロップ回
路を構成するnpn型トランジスタが飽和に追い込まれな
い為、メモリーセルへの情報の書き込み（メモリーセル
の反転）が迅速に行なわれる。又金拡散を行なわないの
で浅接合にも適しており、高速，高集積度メモリーセル
を実現する上で有力な負荷方式である。
しかしながら、高集積化がすすむにつれて、メモリー保
持時（保持電流は負荷抵抗を流れる）の電力消費が無視
できなくなり、負荷抵抗の高抵抗化（数百ＫΩ〜1MΩ）
が必須になりつつあり、プロセス上の大きな制約となっ
てきている。又SBDを導入することによるプロセスの複
雑化は避けられず、歩留上，コスト上の大きな問題とな
っている。
持時（保持電流は負荷抵抗を流れる）の電力消費が無視
できなくなり、負荷抵抗の高抵抗化（数百ＫΩ〜1MΩ）
が必須になりつつあり、プロセス上の大きな制約となっ
てきている。又SBDを導入することによるプロセスの複
雑化は避けられず、歩留上，コスト上の大きな問題とな
っている。
この様な状況を背景として、（３）のpnp型トランジス
タ負荷（第５図）が高速・高集積度化と低消費電力化を
目指すメモリー集積回路素子の分野において、注目をあ
びつつある。
タ負荷（第５図）が高速・高集積度化と低消費電力化を
目指すメモリー集積回路素子の分野において、注目をあ
びつつある。
上述した高速・高集積化と低消費電力化を目指すメモリ
集積回路素子の分野で注目を集めているpnp型トランジ
スタ負荷を具備したメモリーセルにおいては、pnp型ト
ランジスタの電流増幅率（β）とメモリー素子特性の間
には密接な相関がある。
集積回路素子の分野で注目を集めているpnp型トランジ
スタ負荷を具備したメモリーセルにおいては、pnp型ト
ランジスタの電流増幅率（β）とメモリー素子特性の間
には密接な相関がある。
即ち、第５図に示す様に、pnp型トランジスタの電流増
幅率（β）が大きいとメモリーセルの読み出し／書き込
み電流（ID）のうち、フリップフロップ回路を構成する
npn型トランジスタのベース領域へ流れ込む電流（β／
β＋１ID）が大きくなり、結果的に該npn型トランジス
タが飽和領域へ追い込まれる為、メモリーセルの書き込
み時にnpn型トランジスタのON状態からOFF状態への変化
が遅れ、メモリー素子特性の特に書込パルス幅（TWP）
の増大という不都合が生じる。かかる不都合を解消する
為にはpnp型トランジスタのベース幅を増大させれば必
然的に電流増幅率（β）を小さくできる。しかし安易に
ベース幅を拡げると、メモリーセルパターンの増大、ひ
いてはチップ面積の増大をひき起こし、高速・高集積度
化の方向と相容れないこととなる。
幅率（β）が大きいとメモリーセルの読み出し／書き込
み電流（ID）のうち、フリップフロップ回路を構成する
npn型トランジスタのベース領域へ流れ込む電流（β／
β＋１ID）が大きくなり、結果的に該npn型トランジス
タが飽和領域へ追い込まれる為、メモリーセルの書き込
み時にnpn型トランジスタのON状態からOFF状態への変化
が遅れ、メモリー素子特性の特に書込パルス幅（TWP）
の増大という不都合が生じる。かかる不都合を解消する
為にはpnp型トランジスタのベース幅を増大させれば必
然的に電流増幅率（β）を小さくできる。しかし安易に
ベース幅を拡げると、メモリーセルパターンの増大、ひ
いてはチップ面積の増大をひき起こし、高速・高集積度
化の方向と相容れないこととなる。
本発明の目的は、メモリセルの負荷であるpnp型トラン
ジスタのベース幅を拡げることなく高速・高集積化と低
消費電力化の方向に合致し、メモリセル動作に最適な電
流増幅率を有するpnp型トランジスタを備えたメモリセ
ルよりなるメモリ集積回路素子を提供することにある。
ジスタのベース幅を拡げることなく高速・高集積化と低
消費電力化の方向に合致し、メモリセル動作に最適な電
流増幅率を有するpnp型トランジスタを備えたメモリセ
ルよりなるメモリ集積回路素子を提供することにある。
本発明のメモリ集積回路素子は、２つのnpn型バイポー
ラトランジスタのｎ型コレクタとｐ型ベースを相互にた
すきがけにしたフリップフロップ回路と、そのnpn型バ
イポーラトランジスタのｎ型コレクタ領域とｐ型ベース
領域をそれぞれベース領域及びコレクタ領域とするpnp
型バイポーラトランジスタよりなる負荷とで構成される
単位メモリセルよりなるメモリ集積回路素子において、
その負荷pnp型トランジスタのｐ型エミッタ領域とｐ型
コレクタ領域に挾まれたｎ型ベース領域にそのｐ型エミ
ッタ領域とそのｐ型コレクタ領域に平行し、かつ素子絶
縁領域に直交する方向に表面から一定の深さに絶縁物が
喰い込む様に設けられ、かつその絶縁物には間隙が設け
られ、そのpnpトランジスタの電流増幅率を間隙の幅に
より最適値に設定することを特徴として構成される。
ラトランジスタのｎ型コレクタとｐ型ベースを相互にた
すきがけにしたフリップフロップ回路と、そのnpn型バ
イポーラトランジスタのｎ型コレクタ領域とｐ型ベース
領域をそれぞれベース領域及びコレクタ領域とするpnp
型バイポーラトランジスタよりなる負荷とで構成される
単位メモリセルよりなるメモリ集積回路素子において、
その負荷pnp型トランジスタのｐ型エミッタ領域とｐ型
コレクタ領域に挾まれたｎ型ベース領域にそのｐ型エミ
ッタ領域とそのｐ型コレクタ領域に平行し、かつ素子絶
縁領域に直交する方向に表面から一定の深さに絶縁物が
喰い込む様に設けられ、かつその絶縁物には間隙が設け
られ、そのpnpトランジスタの電流増幅率を間隙の幅に
より最適値に設定することを特徴として構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ），（ｂ）は本発明の一実施例のメモリセル
部の断面図及び平面図である。
部の断面図及び平面図である。
まず、第１図（ａ）に示すように、ｐ型シリコン基板１
上に高濃度ｎ型シリコン層２を設けた後、ｎ型シリコン
エピタキシャル層３を成長させる。次に、素子分離用の
シリコン酸化膜４を設けた後、そのシリコン酸化膜４で
囲まれた島内に単位メモリーセルを構成するnpn型トラ
ンジスタと本発明になるpnp型トランジスタを形成す
る。
上に高濃度ｎ型シリコン層２を設けた後、ｎ型シリコン
エピタキシャル層３を成長させる。次に、素子分離用の
シリコン酸化膜４を設けた後、そのシリコン酸化膜４で
囲まれた島内に単位メモリーセルを構成するnpn型トラ
ンジスタと本発明になるpnp型トランジスタを形成す
る。
即ち、npn型トランジスタのベース5,読み出し／書き込
み用エミッタ6,情報保持用エミッタ7,コレクタ３とpnp
型トランジスタのエミッタ8,コレクタ5,及びエミッタ，
コレクタ間に設けられたシリコン酸化膜９よりなる。シ
リコン酸化膜９はpnp型トランジスタのエミッタ8,コレ
クタ５に挾まれた領域に設けられており、そのシリコン
酸化膜９はエミッタ8,コレクタ５に接していても、中間
に存在してもよい。
み用エミッタ6,情報保持用エミッタ7,コレクタ３とpnp
型トランジスタのエミッタ8,コレクタ5,及びエミッタ，
コレクタ間に設けられたシリコン酸化膜９よりなる。シ
リコン酸化膜９はpnp型トランジスタのエミッタ8,コレ
クタ５に挾まれた領域に設けられており、そのシリコン
酸化膜９はエミッタ8,コレクタ５に接していても、中間
に存在してもよい。
第１図（ｂ）は第１図（ａ）に示した一実施例のpnp型
トランジスタを負荷とするメモリーセルの平面図であ
る。npn型トランジスタのベース101,201とコレクタ101,
201とコレクタ103,203をそれぞれたすきがけに接続して
フリップフロップ回路を形成している。そして読み出し
／書き込み用エミッタ104,204はそれぞれディジット線1
05,205へ接続されている。又情報保持用エミッタ102,20
2は共通配線で接続された後、２層目のワードボトム線1
06へ接続されている。pnp型トランジスタのエミッタ10
7,207は共通のワードトップ線108へ接続され、pnp型ト
ランジスタを負荷とするメモリーセルが構成されてい
る。負荷のpnp型トランジスタのベース領域に選択的に
シリコン酸化膜109,110,209,210を通常のフォトリソグ
ラフィ技術と熱酸化法によって形成している。シリコン
酸化膜109,110及び209,210にはそれぞれ間隙110,211が
設けられ、メモリーセルの負荷pnpトランジスタの電流
増幅率が最適値に設定される。
トランジスタを負荷とするメモリーセルの平面図であ
る。npn型トランジスタのベース101,201とコレクタ101,
201とコレクタ103,203をそれぞれたすきがけに接続して
フリップフロップ回路を形成している。そして読み出し
／書き込み用エミッタ104,204はそれぞれディジット線1
05,205へ接続されている。又情報保持用エミッタ102,20
2は共通配線で接続された後、２層目のワードボトム線1
06へ接続されている。pnp型トランジスタのエミッタ10
7,207は共通のワードトップ線108へ接続され、pnp型ト
ランジスタを負荷とするメモリーセルが構成されてい
る。負荷のpnp型トランジスタのベース領域に選択的に
シリコン酸化膜109,110,209,210を通常のフォトリソグ
ラフィ技術と熱酸化法によって形成している。シリコン
酸化膜109,110及び209,210にはそれぞれ間隙110,211が
設けられ、メモリーセルの負荷pnpトランジスタの電流
増幅率が最適値に設定される。
尚第１図（ａ）は第１図（ｂ）のＡ−Ａ′線での断面図
である。
である。
第２図は本発明の他の実施例の平面図である。
本実施例ではメモリーセルの負荷pnp型トランジスタの
ベース領域に設けられた酸化膜309,310及び409,410はＡ
−Ａ′軸及びＢ−Ｂ′軸方向で重なり、酸化膜に設けら
れた間隙311,411は負荷pnpトランジスタの実効ベース長
（幅）を増大させ、最適電流増幅率（β）の実現をより
容易に可能にする。
ベース領域に設けられた酸化膜309,310及び409,410はＡ
−Ａ′軸及びＢ−Ｂ′軸方向で重なり、酸化膜に設けら
れた間隙311,411は負荷pnpトランジスタの実効ベース長
（幅）を増大させ、最適電流増幅率（β）の実現をより
容易に可能にする。
本発明の効果を再び第５図を参照しながら説明する。例
えばメモリーセルのアクセス時の読み出し／書き込み電
流（ID）が700μＡの場合、pnp型トランジスタのβが５
とすると、npn型トランジスタのベースへ流れ混む電流 は となり、トランジスタは充分に飽和領域へ追い込まれ
る。もしβが0.1の場合は、 となり、npn型トランジスタは活性領域で駆動する為、
メモリーセルの反転時に該npn型トランジスタは迅速にO
N状態からOFF状態へ変化する。通常の不純物導入で得ら
れるpnp型トランジスタではベース幅が３μｍの場合、
電流増幅率は３〜５の値が得られる。これを0.1位まで
低減させるにはベース幅は10〜15μｍ程度必要となり、
例えば16KビットRAMの場合128行×128列で構成される
為、メモリーセル部の大きさは行方向に（15μｍ−３μ
ｍ）×128＝1536μｍ＝1.5mm増大する。
えばメモリーセルのアクセス時の読み出し／書き込み電
流（ID）が700μＡの場合、pnp型トランジスタのβが５
とすると、npn型トランジスタのベースへ流れ混む電流 は となり、トランジスタは充分に飽和領域へ追い込まれ
る。もしβが0.1の場合は、 となり、npn型トランジスタは活性領域で駆動する為、
メモリーセルの反転時に該npn型トランジスタは迅速にO
N状態からOFF状態へ変化する。通常の不純物導入で得ら
れるpnp型トランジスタではベース幅が３μｍの場合、
電流増幅率は３〜５の値が得られる。これを0.1位まで
低減させるにはベース幅は10〜15μｍ程度必要となり、
例えば16KビットRAMの場合128行×128列で構成される
為、メモリーセル部の大きさは行方向に（15μｍ−３μ
ｍ）×128＝1536μｍ＝1.5mm増大する。
しかしながら本発明になるpnp型トランジスタを採用し
た場合、ベース幅が３μｍの場合でも、電流増幅率
（β）を0.1まで低減させることができチップ面積を増
大させることなく、メモリーセルの書込みパルス幅の縮
少、ひいてはメモリー素子の高速化を図ることができ
る。
た場合、ベース幅が３μｍの場合でも、電流増幅率
（β）を0.1まで低減させることができチップ面積を増
大させることなく、メモリーセルの書込みパルス幅の縮
少、ひいてはメモリー素子の高速化を図ることができ
る。
以上説明したように本発明は、メモリーセルの負荷であ
るpnp型トランジスタのｐ型エミッタ領域とｐ型コレク
タ領域に挾まれたｎ型ベース領域そのｐ型エミッタ領域
とｐ型コレクタ領域に平行し、かつ素子絶縁領域に直交
する方向に、表面から一定の深さに喰い込む様に絶縁物
を設け、そのpnp型トランジスタの電流増幅率を間隙の
幅により最高値に設定することにより、pnp型トランジ
スタのベース幅を拡げることなく、電流増幅率（β）を
低減することができ、メモリーセルを構成するnpn型ト
ランジスタのベース電流を低減でき、メモリーセルの書
込（反転）動作が迅速に行なわれる。
るpnp型トランジスタのｐ型エミッタ領域とｐ型コレク
タ領域に挾まれたｎ型ベース領域そのｐ型エミッタ領域
とｐ型コレクタ領域に平行し、かつ素子絶縁領域に直交
する方向に、表面から一定の深さに喰い込む様に絶縁物
を設け、そのpnp型トランジスタの電流増幅率を間隙の
幅により最高値に設定することにより、pnp型トランジ
スタのベース幅を拡げることなく、電流増幅率（β）を
低減することができ、メモリーセルを構成するnpn型ト
ランジスタのベース電流を低減でき、メモリーセルの書
込（反転）動作が迅速に行なわれる。
第１図（ａ），（ｂ）は本発明の一実施例のメモリーセ
ル部の断面図及び平面図、第２図は本発明の他の実施例
のメモリーセル部の平面図、第３図は従来の一例である
負荷抵抗とBC（PN）ダイオードの並列負荷をもつフリッ
プフロップ型メモリセルの回路図、第４図は従来の第２
の例である負荷抵抗とSBDの並列負荷をもつフリップフ
ロップ型メモリセルの回路図、第５図は従来の第３の例
であるpnp型トランジスタを負荷とするフリップフロッ
プ型メモリセルの回路図である。 １……ｐ型シリコン基板、２……高濃度ｎ型シリコン層
（埋込層）、３……ｎ型シリコンエピタキシャル層、４
……シリコン酸化膜、５……ベース（npn型）、６……
読み出し／書き込み用エミッタ（npn型）、７……情報
保持用エミッタ（npn型）、８……コレクタ（npn型）、
９……pnp型トランジスタのベース領域に喰い込む様に
選択的に設けられたシリコン酸化膜、101,201……ベー
ス（npn型）、102,202……情報保持用エミッタ（npn
型）、103,203……コレクタ（npn型）、104,204……読
み出し／書き込み用エミッタ（npn型）、105,205……デ
ィジット線、106……ワードボトム線、107,207……エミ
ッタ（pnp型）、108……ワードトップ線（pnp型）、10
9,209……ベース領域（pnp型）に喰い込む様に選択的に
設けられたシリコン酸化膜、111,211……シリコン酸化
膜の間隙、309,310,409,410……ベース領域（pnp型）に
喰い込む様に選択的に設けられたシリコン酸化膜、311,
411……シリコン酸化膜の間隙。
ル部の断面図及び平面図、第２図は本発明の他の実施例
のメモリーセル部の平面図、第３図は従来の一例である
負荷抵抗とBC（PN）ダイオードの並列負荷をもつフリッ
プフロップ型メモリセルの回路図、第４図は従来の第２
の例である負荷抵抗とSBDの並列負荷をもつフリップフ
ロップ型メモリセルの回路図、第５図は従来の第３の例
であるpnp型トランジスタを負荷とするフリップフロッ
プ型メモリセルの回路図である。 １……ｐ型シリコン基板、２……高濃度ｎ型シリコン層
（埋込層）、３……ｎ型シリコンエピタキシャル層、４
……シリコン酸化膜、５……ベース（npn型）、６……
読み出し／書き込み用エミッタ（npn型）、７……情報
保持用エミッタ（npn型）、８……コレクタ（npn型）、
９……pnp型トランジスタのベース領域に喰い込む様に
選択的に設けられたシリコン酸化膜、101,201……ベー
ス（npn型）、102,202……情報保持用エミッタ（npn
型）、103,203……コレクタ（npn型）、104,204……読
み出し／書き込み用エミッタ（npn型）、105,205……デ
ィジット線、106……ワードボトム線、107,207……エミ
ッタ（pnp型）、108……ワードトップ線（pnp型）、10
9,209……ベース領域（pnp型）に喰い込む様に選択的に
設けられたシリコン酸化膜、111,211……シリコン酸化
膜の間隙、309,310,409,410……ベース領域（pnp型）に
喰い込む様に選択的に設けられたシリコン酸化膜、311,
411……シリコン酸化膜の間隙。
Claims (1)
- 【請求項１】２つのnpn型バイポーラトランジスタのｎ
型コレクタとｐ型ベースを相互にたすきがけにしたフリ
ップフロップ回路と、前記npn型バイポーラトランジス
タのｎ型コレクタ領域とｐ型ベース領域をそれぞれベー
ス領域及びコレクタ領域とするpnp型バイポーラトラン
ジスタよりなる負荷とで構成される単位メモリセルより
なるメモリ集積回路素子において、前記負荷pnp型トラ
ンジスタのｐ型エミッタ領域とｐ型コレクタ領域に挾ま
れたｎ型ベース領域に、前記ｐ型エミッタ領域と前記ｐ
型コレクタ領域に平行し、かつ素子絶縁領域に直交する
方向に、表面から一定の深さに絶縁物が喰い込む様に設
けられ、かつ該絶縁物には間隙が設けられ、該pnpトラ
ンジスタの電流増幅率を間隙の幅により最適値に設定す
ることを特徴とするメモリ集積回路素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62010263A JPH0687497B2 (ja) | 1987-01-19 | 1987-01-19 | メモリ集積回路素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62010263A JPH0687497B2 (ja) | 1987-01-19 | 1987-01-19 | メモリ集積回路素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63177550A JPS63177550A (ja) | 1988-07-21 |
| JPH0687497B2 true JPH0687497B2 (ja) | 1994-11-02 |
Family
ID=11745427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62010263A Expired - Lifetime JPH0687497B2 (ja) | 1987-01-19 | 1987-01-19 | メモリ集積回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0687497B2 (ja) |
-
1987
- 1987-01-19 JP JP62010263A patent/JPH0687497B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63177550A (ja) | 1988-07-21 |
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