JPH0588549B2 - - Google Patents
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- Publication number
- JPH0588549B2 JPH0588549B2 JP60188915A JP18891585A JPH0588549B2 JP H0588549 B2 JPH0588549 B2 JP H0588549B2 JP 60188915 A JP60188915 A JP 60188915A JP 18891585 A JP18891585 A JP 18891585A JP H0588549 B2 JPH0588549 B2 JP H0588549B2
- Authority
- JP
- Japan
- Prior art keywords
- barrier diode
- resistance
- load
- polycrystalline silicon
- silicon film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラメモリに関し、特に、
RAM（ランダムアクセスメモリ）用セルの負荷
素子に関する。
RAM（ランダムアクセスメモリ）用セルの負荷
素子に関する。
本発明は、同一半導体基板上に形成され、シヨ
ツトキーバリアダイオードと負荷抵抗とを並列接
続した負荷素子がコレクタに接続された一対のバ
イポーラトランジスタの相互のコレクタとベース
とが交差接続されてなるフリツプフロツプ回路を
単位メモリセルとするバイポーラメモリにおい
て、 上記負荷抵抗を、上記半導体基板上に形成され
た多結晶シリコン膜とこの多結晶シリコン膜上に
形成された電極とから構成することにより、 極めて高抵抗で温度係数の小さな負荷抵抗を実
現し、集積度と製造歩留りの向上を図つたもので
ある。
ツトキーバリアダイオードと負荷抵抗とを並列接
続した負荷素子がコレクタに接続された一対のバ
イポーラトランジスタの相互のコレクタとベース
とが交差接続されてなるフリツプフロツプ回路を
単位メモリセルとするバイポーラメモリにおい
て、 上記負荷抵抗を、上記半導体基板上に形成され
た多結晶シリコン膜とこの多結晶シリコン膜上に
形成された電極とから構成することにより、 極めて高抵抗で温度係数の小さな負荷抵抗を実
現し、集積度と製造歩留りの向上を図つたもので
ある。
バイポーラRAM用セルには、各種形式がある
が、高速動作を要求されるRAMでは、高速な呼
出し／書込み速度が得られるシヨツトキーバリア
ダイオードクランプによつてトランジスタの飽和
を防いだエミツタ結合型メモリセルが広く使用さ
れている。このメモリセルは第３図の回路図に示
すように、ハイ側ワード線WTとロー側ワード線
WBとの間に一対のトランジスタTr1，Tr2からな
るフリツプフロツプを有し、トランジスタTr1，
Tr2のエミツタの一つがビツト線Ｄ，に接続さ
れており、各々のコレクタには、負荷抵抗RLと
シヨツトキーバリアダイオードSBDとの並列接
続負荷素子が接続されて構成される。選択電流を
シヨツトキーバリアダイオードSBDに、保持電
流を負荷抵抗RLに流すが、保持電流および負荷
抵抗RLの抵抗値は、消費電力と保持電位とから
決定され、保持電位は安定なメモリ機能を維持す
るため、ある一定の値以上に設定する必要があ
る。従つてメモリセルの集積度によらず、最低保
持電位を保証しなければならない。例えば、消費
電力1Wの4KビツトRAMで、負荷抵抗RLの抵抗
値は40〜60KΩ程度であるが、16KビツトRAMの
場合消費電力を1Wに抑えるためには、負荷抵抗
RLとしては200〜300KΩの高抵抗値が必要とな
る。
が、高速動作を要求されるRAMでは、高速な呼
出し／書込み速度が得られるシヨツトキーバリア
ダイオードクランプによつてトランジスタの飽和
を防いだエミツタ結合型メモリセルが広く使用さ
れている。このメモリセルは第３図の回路図に示
すように、ハイ側ワード線WTとロー側ワード線
WBとの間に一対のトランジスタTr1，Tr2からな
るフリツプフロツプを有し、トランジスタTr1，
Tr2のエミツタの一つがビツト線Ｄ，に接続さ
れており、各々のコレクタには、負荷抵抗RLと
シヨツトキーバリアダイオードSBDとの並列接
続負荷素子が接続されて構成される。選択電流を
シヨツトキーバリアダイオードSBDに、保持電
流を負荷抵抗RLに流すが、保持電流および負荷
抵抗RLの抵抗値は、消費電力と保持電位とから
決定され、保持電位は安定なメモリ機能を維持す
るため、ある一定の値以上に設定する必要があ
る。従つてメモリセルの集積度によらず、最低保
持電位を保証しなければならない。例えば、消費
電力1Wの4KビツトRAMで、負荷抵抗RLの抵抗
値は40〜60KΩ程度であるが、16KビツトRAMの
場合消費電力を1Wに抑えるためには、負荷抵抗
RLとしては200〜300KΩの高抵抗値が必要とな
る。
従来、負荷抵抗RLをメモリチツプ上に作り込
む際には、シリコンエピタキシヤル単結晶膜を利
用する方法（以下、拡散抵抗という。）と、酸化
膜等の絶縁膜上に堆積した多結晶シリコン膜を利
用する方法（以下、ポリシリ抵抗という。）のど
ちらかが採用されてきた。
む際には、シリコンエピタキシヤル単結晶膜を利
用する方法（以下、拡散抵抗という。）と、酸化
膜等の絶縁膜上に堆積した多結晶シリコン膜を利
用する方法（以下、ポリシリ抵抗という。）のど
ちらかが採用されてきた。
ここで負荷抵抗RLに要求される性能に関して
述べておく。まず、回路設計面からは、温度変動
に対する抵抗値変動を低く抑えること、つまり温
度係数を小さくすることと抵抗値のばらつきを抑
え込むことが要求される。具体的には温度係数の
絶対値を2000ppm／℃以下、ばらつきを±30％以
下としなければならない。またパターンレイアウ
ト上からは、負荷抵抗RLの専有面積を極力少な
くして、集積度を向上させることが要求される。
つまり極少面積で温度係数、ばらつきが極めて小
さくしかも極めて高抵抗値であることが負荷抵抗
RLに要求されるすべてである。
述べておく。まず、回路設計面からは、温度変動
に対する抵抗値変動を低く抑えること、つまり温
度係数を小さくすることと抵抗値のばらつきを抑
え込むことが要求される。具体的には温度係数の
絶対値を2000ppm／℃以下、ばらつきを±30％以
下としなければならない。またパターンレイアウ
ト上からは、負荷抵抗RLの専有面積を極力少な
くして、集積度を向上させることが要求される。
つまり極少面積で温度係数、ばらつきが極めて小
さくしかも極めて高抵抗値であることが負荷抵抗
RLに要求されるすべてである。
上述の拡散抵抗は、通常ｎ型導電領域内にｐ型
導電領域を設けて抵抗素子を形成するため、 上記ｎ型導電領域をpn接合または絶縁膜で
他領域と分離する必要がある、 上記ｎ型導電領域を最高電位に保つ必要があ
る、 pn接合容量による動作速度の遅れがある などの欠点を持つが、これら以上に深刻な問題が
ある。それは高い層抵抗を実現できないという問
題である。たとえば300KΩの負荷抵抗RLを形成
する場合、層抵抗を10KΩ／□に設定したとすれ
ば、30スクエアの領域が必要となり、このような
抵抗素子をメモリセルには使えない。また層抵抗
100KΩとすれば３スクエアですみ十分セルを設
計できるが、この場合エピタキシヤル層の比抵抗
等のばらつきにより抵抗値は倍半分程度にばらつ
き、しかも温度係数は＋10000ppm／℃程度の値
となつてしまい、上述の回路設計上の要求から遠
くかけ離れたものとなつてしまう。一方ポリシリ
抵抗の場合は、上記、、の欠点は取り除か
れるが、温度係数の問題に関しては拡散抵抗と同
様である。ポリシリ抵抗の場合温度係数は負の値
を示し、同程度の層抵抗であれば、その絶対値は
拡散抵抗と同等の値を示すからである。すなわ
ち、従来のバイポーラメモリは、負荷抵抗として
極めて高抵抗でかつ温度係数の小さいものが得ら
れないため、製品の製造歩留りを低下させ、さら
には高集積度化を阻害する欠点があつた。
導電領域を設けて抵抗素子を形成するため、 上記ｎ型導電領域をpn接合または絶縁膜で
他領域と分離する必要がある、 上記ｎ型導電領域を最高電位に保つ必要があ
る、 pn接合容量による動作速度の遅れがある などの欠点を持つが、これら以上に深刻な問題が
ある。それは高い層抵抗を実現できないという問
題である。たとえば300KΩの負荷抵抗RLを形成
する場合、層抵抗を10KΩ／□に設定したとすれ
ば、30スクエアの領域が必要となり、このような
抵抗素子をメモリセルには使えない。また層抵抗
100KΩとすれば３スクエアですみ十分セルを設
計できるが、この場合エピタキシヤル層の比抵抗
等のばらつきにより抵抗値は倍半分程度にばらつ
き、しかも温度係数は＋10000ppm／℃程度の値
となつてしまい、上述の回路設計上の要求から遠
くかけ離れたものとなつてしまう。一方ポリシリ
抵抗の場合は、上記、、の欠点は取り除か
れるが、温度係数の問題に関しては拡散抵抗と同
様である。ポリシリ抵抗の場合温度係数は負の値
を示し、同程度の層抵抗であれば、その絶対値は
拡散抵抗と同等の値を示すからである。すなわ
ち、従来のバイポーラメモリは、負荷抵抗として
極めて高抵抗でかつ温度係数の小さいものが得ら
れないため、製品の製造歩留りを低下させ、さら
には高集積度化を阻害する欠点があつた。
本発明の目的は、上記の欠点を除去することに
より、極めて高抵抗で温度係数の小さい負荷抵抗
を実現し、製品の製造歩留りの向上と、高集積度
化を可能としたバイポーラメモリを提供すること
にある。
より、極めて高抵抗で温度係数の小さい負荷抵抗
を実現し、製品の製造歩留りの向上と、高集積度
化を可能としたバイポーラメモリを提供すること
にある。
本発明のバイポーラメモリは、同一半導体基板
上に形成され、シヨツトキーバリアダイオードと
高抵抗素子とを並列接続した負荷素子がコレクタ
に接続された一対のバイポーラトランジスタの相
互のコレクタとベースとが交差接続されてなるフ
リツプフロツプ回路を単位メモリセルとするバイ
ポーラメモリにおいて、上記高抵抗素子が、上記
半導体基板上に形成された多結晶シリコン膜とこ
の多結晶シリコン膜上に形成された電極とからな
ることを特徴とする。
上に形成され、シヨツトキーバリアダイオードと
高抵抗素子とを並列接続した負荷素子がコレクタ
に接続された一対のバイポーラトランジスタの相
互のコレクタとベースとが交差接続されてなるフ
リツプフロツプ回路を単位メモリセルとするバイ
ポーラメモリにおいて、上記高抵抗素子が、上記
半導体基板上に形成された多結晶シリコン膜とこ
の多結晶シリコン膜上に形成された電極とからな
ることを特徴とする。
また、本発明のバイポーラメモリは、多結晶シ
リコン膜がシヨツトキーバリアダイオードに接し
て形成され、電極が上記シヨツトキーバリアダイ
オードの電極と一体構造に形成されることが好ま
しい。
リコン膜がシヨツトキーバリアダイオードに接し
て形成され、電極が上記シヨツトキーバリアダイ
オードの電極と一体構造に形成されることが好ま
しい。
本発明は、ポリシリ抵抗の温度係数が主に電流
の横切る結晶粒界の数によつて支配されており、
結晶粒界の数の減少に伴つて温度係数の絶対値も
減少してゆき、ある個数で温度係数は０となり、
その後は単結晶シリコン膜の温度係数に近づくと
いうことに着目して考え出されたものである。す
なわち本発明における負荷抵抗は、半導体基板上
に堆積させた薄い多結晶シリコン膜をその上面に
電極を形成し、基板面と平行方向ではなく、基板
面と垂直方向に電流通路を設けて抵抗体に利用
し、電流が通過する結晶粒界の数を極力少なくし
て温度係数を０に近づけ、同時に多結晶シリコン
膜の幅を所望の高抵抗値が得られるように狭くし
たものである。かくして極めて高抵抗で温度係数
の小さい負荷抵抗を得ることが可能となる。
の横切る結晶粒界の数によつて支配されており、
結晶粒界の数の減少に伴つて温度係数の絶対値も
減少してゆき、ある個数で温度係数は０となり、
その後は単結晶シリコン膜の温度係数に近づくと
いうことに着目して考え出されたものである。す
なわち本発明における負荷抵抗は、半導体基板上
に堆積させた薄い多結晶シリコン膜をその上面に
電極を形成し、基板面と平行方向ではなく、基板
面と垂直方向に電流通路を設けて抵抗体に利用
し、電流が通過する結晶粒界の数を極力少なくし
て温度係数を０に近づけ、同時に多結晶シリコン
膜の幅を所望の高抵抗値が得られるように狭くし
たものである。かくして極めて高抵抗で温度係数
の小さい負荷抵抗を得ることが可能となる。
以下、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は、本発明の一実施例の要部を示す断面
図で負荷素子部分を示す。本実施例は、シリコン
基板１上の同一コンタクト面上に、負荷抵抗RL
を構成するノンドープの多結晶シリコン膜４とシ
ヨツトキーバリアダイオードSBDを構成する白
金シリサイド層７が相接して形成され、それらの
上に一体構造化された電極８が形成されたことで
できている。なお同図において、２は酸化膜であ
る。
図で負荷素子部分を示す。本実施例は、シリコン
基板１上の同一コンタクト面上に、負荷抵抗RL
を構成するノンドープの多結晶シリコン膜４とシ
ヨツトキーバリアダイオードSBDを構成する白
金シリサイド層７が相接して形成され、それらの
上に一体構造化された電極８が形成されたことで
できている。なお同図において、２は酸化膜であ
る。
すなわち、本発明の特徴は、第１図において負
荷抵抗RLを構成する多結晶シリコン膜４を、シ
ヨツトキーバリアダイオードを構成する白金シリ
サイド層７に接して形成され、一体構造の電極８
が形成されたことにある。
荷抵抗RLを構成する多結晶シリコン膜４を、シ
ヨツトキーバリアダイオードを構成する白金シリ
サイド層７に接して形成され、一体構造の電極８
が形成されたことにある。
次に、本実施例の製造方法について説明する。
第２図ａ〜ｃは本発明の一実施例の主要製造工
程における要部を示す断面図である。まず第２図
ａに示すように、シリコン基板１表面を覆う酸化
膜２にコンタクト３を設けた後、ノンドープの多
結晶シリコン膜４を堆積させる。次に第２図ｂに
示すように、全面に酸化膜５を0.1μm程度成長さ
せ、通常のフオトグラフイー技術を用いてシヨツ
トキーバリアダイオードSBDを形成する部分の
酸化膜を除去しSBDコンタクト６を開口する。
次いで第２図ｃに示すように、全面に白金をスパ
ツタ被着させ、500℃〜600℃で白金シリサイド反
応を起こさせた後、未反応白金を熱王水にて取り
除くことにより、SBDコンタクト６部のみ白金
シリサイト層７が形成され、シヨツトキーバリア
ダイオードSBDが形成される。そしてコンタク
ト３内のSBDコンタクト６部以外は多結晶シリ
コン膜のまま残ることになり、この多結晶シリコ
ン膜部分か抵抗素子RLとなる。このときリーク
電流の少ないシヨツトキーバリアダイオード
SBDを形成するためには、シリコン基板１表面
層までシリサイド層に変換されるように多結晶シ
リコン膜４の膜厚と白金の膜厚とを設定する必要
がある。たとえば、多結晶シリコン膜４の膜厚が
300Å程度の場合、白金の膜厚は700Å以上とすれ
ば、特性のよいシヨツトキーバリアダイオード
SBDが得られる。さらに酸化膜５をバツフアー
ド弗酸にて除去した後、第１図のようにコンタク
ト３部以外の多結晶シリコン膜４を通常のフオト
リソグラフイー技術を用いて取り除き、電極８を
形成することによつて、シヨツトキーバリアダイ
オードSBDおよび負荷抵抗RLの並列接続された
負荷素子が形成される。
程における要部を示す断面図である。まず第２図
ａに示すように、シリコン基板１表面を覆う酸化
膜２にコンタクト３を設けた後、ノンドープの多
結晶シリコン膜４を堆積させる。次に第２図ｂに
示すように、全面に酸化膜５を0.1μm程度成長さ
せ、通常のフオトグラフイー技術を用いてシヨツ
トキーバリアダイオードSBDを形成する部分の
酸化膜を除去しSBDコンタクト６を開口する。
次いで第２図ｃに示すように、全面に白金をスパ
ツタ被着させ、500℃〜600℃で白金シリサイド反
応を起こさせた後、未反応白金を熱王水にて取り
除くことにより、SBDコンタクト６部のみ白金
シリサイト層７が形成され、シヨツトキーバリア
ダイオードSBDが形成される。そしてコンタク
ト３内のSBDコンタクト６部以外は多結晶シリ
コン膜のまま残ることになり、この多結晶シリコ
ン膜部分か抵抗素子RLとなる。このときリーク
電流の少ないシヨツトキーバリアダイオード
SBDを形成するためには、シリコン基板１表面
層までシリサイド層に変換されるように多結晶シ
リコン膜４の膜厚と白金の膜厚とを設定する必要
がある。たとえば、多結晶シリコン膜４の膜厚が
300Å程度の場合、白金の膜厚は700Å以上とすれ
ば、特性のよいシヨツトキーバリアダイオード
SBDが得られる。さらに酸化膜５をバツフアー
ド弗酸にて除去した後、第１図のようにコンタク
ト３部以外の多結晶シリコン膜４を通常のフオト
リソグラフイー技術を用いて取り除き、電極８を
形成することによつて、シヨツトキーバリアダイ
オードSBDおよび負荷抵抗RLの並列接続された
負荷素子が形成される。
以上説明したように、本発明によれば、同一コ
ンタクト面内にシヨツトキーバリアダイオードと
温度係数が極めて小さく高抵抗である負荷抵抗が
精度よく形成され、その結果占有面積の小さい負
荷素子が実現される。従つてパターンレイアウト
および回路設計の自由度、集積度および製造歩留
りの向上したバイポーラメモリが得られその効果
は大である。
ンタクト面内にシヨツトキーバリアダイオードと
温度係数が極めて小さく高抵抗である負荷抵抗が
精度よく形成され、その結果占有面積の小さい負
荷素子が実現される。従つてパターンレイアウト
および回路設計の自由度、集積度および製造歩留
りの向上したバイポーラメモリが得られその効果
は大である。
第１図は本発明の一実施例の要部を示す断面
図。第２図ａ〜ｃは本発明の一実施例の主要工程
における要部を示す断面図。第３図は従来例を示
す回路図。 １……シリコン基板、２，５……酸化膜、３…
…コンタクト、４……多結晶シリコン膜、６……
SBDコンタクト、７……白金シリサイド層、８
……電極、Ｄ，……ビツト線、RL……抵抗素
子、SBD……シヨツトキーバリアダイオード、
Tr1，Tr2……トランジスタ、WB，WT……ワー
ド線。
図。第２図ａ〜ｃは本発明の一実施例の主要工程
における要部を示す断面図。第３図は従来例を示
す回路図。 １……シリコン基板、２，５……酸化膜、３…
…コンタクト、４……多結晶シリコン膜、６……
SBDコンタクト、７……白金シリサイド層、８
……電極、Ｄ，……ビツト線、RL……抵抗素
子、SBD……シヨツトキーバリアダイオード、
Tr1，Tr2……トランジスタ、WB，WT……ワー
ド線。
Claims (1)
- 【特許請求の範囲】 １ 同一半導体基板上に形成され、シヨツトキー
バリアダイオードと負荷抵抗とを並列接続した負
荷素子がコレクタに接続された一対のバイポーラ
トランジスタの相互のコレクタとベースとが交差
接続されてなるフリツプフロツプ回路を単位メモ
リセルとするバイポーラメモリにおいて、 上記負荷抵抗は、上記半導体基板上に形成され
たノンドープの多結晶シリコン膜とこの多結晶シ
リコン膜上に形成された電極とから構成され、そ
の電流通路が基板面と垂直方向に設定された ことを特徴とするバイポーラメモリ。 ２ 多結晶シリコン膜がシヨツトキーバリアダイ
オードに接して形成され、電極が上記シヨツトキ
ーバリアダイオードの電極と一体構造に形成され
てなる特許請求の範囲第１項に記載のバイポーラ
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60188915A JPS6248063A (ja) | 1985-08-28 | 1985-08-28 | バイポ−ラメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60188915A JPS6248063A (ja) | 1985-08-28 | 1985-08-28 | バイポ−ラメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6248063A JPS6248063A (ja) | 1987-03-02 |
| JPH0588549B2 true JPH0588549B2 (ja) | 1993-12-22 |
Family
ID=16232108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60188915A Granted JPS6248063A (ja) | 1985-08-28 | 1985-08-28 | バイポ−ラメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6248063A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2611443B2 (ja) * | 1989-08-23 | 1997-05-21 | 日本電気株式会社 | 半導体集積回路装置及びその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188960A (ja) * | 1983-04-11 | 1984-10-26 | Hitachi Ltd | バイポ−ラ型ｒａｍ |
| JPS59202661A (ja) * | 1983-05-04 | 1984-11-16 | Hitachi Ltd | 半導体装置の製造方法 |
-
1985
- 1985-08-28 JP JP60188915A patent/JPS6248063A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6248063A (ja) | 1987-03-02 |
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