JPH0689245A - 通信・エミュレート回路 - Google Patents

Abstract

(57)【要約】 【目的】 シリアル通信のための構成可能アーキテクチ
ャを提供する。 【構成】 このアーキテクチャは、同期データ通信と非
同期データ通信の双方について並列／直列変換装置をエ
ミュレートすることができ、複数のレジスタセットを使
用して、標準インタフェースをエミュレートする。第１
のレジスタブロックは、ホストコンピュータと局所プロ
セッサとを通信させるためにデータ・制御記憶機能を実
行する。第２のレジスタブロックは、独自のデータ・制
御記憶機能と、いくつかの通信プロトコルを実現するた
めの機能とを伴うシリアル通信コントローラ（ＳＣＣ）
をエミュレートする。ＳＣＣは直列データ出力を供給す
る。本発明は、標準要件に適合するインタフェースを依
然として維持しつつ、同一の基本ブロックを使用して同
期要件と非同期要件に対して構成を最適化する融通性を
もったアーキテクチャである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、汎用同期−非同期送受
信器に関する。

【０００２】

【従来の技術】コンピュータ又は他の処理装置はプリン
タ，通信装置などの周辺装置に結合されることが多い。
ホストコンピュータで実行される通信プログラムは、ホ
ストコンピュータから通信装置へのデータの転送を制御
する。ホストコンピュータの中央処理装置（ＣＰＵ）、
すなわちプロセッサは、メモリから通信装置へのデータ
の伝送を実現する。通常、プロセッサはデータを並列に
受信し、送信するが、周辺装置は一般に直列データスト
リームを要求する。通信装置がコンピュータプロセッサ
に結合しているときには、まず、コンピュータプロセッ
サの並列出力を直列出力に変換し、直列ポートを介して
周辺装置に供給する。その後、周辺装置は直列データス
トリームに基づいて動作する。例えば、周辺装置がモデ
ムである場合、直列データストリームを変調し、伝送線
を介して送信する。

【０００３】モデム又はプロトコル変換器などの多くの
通信装置は「知能」を有する。すなわち、それらの装置
には独自の処理手段が組み込まれているのである。その
ような知能をもつ装置は、直列データストリームを受信
すると、その直列データストリームを処理のために並列
データストリームに変換する。従って、コンピュータが
直列ポートを介して周辺装置と通信する場合、データス
トリームは並列／直列／並列変換を受ける。この並列／
直列／並列変換を実行する従来の方法は専用のハードウ
ェアとソフトウェアを必要とする。さらに、フォーマッ
トの識別（データ転送速度，パリティなど）を実行する
ために特別の努力が必要である。既知のパーターンが要
求され、多くの場合、フォーマットは限定される。この
変換によって、最大データ転送速度も制限されてしま
う。

【０００４】さらに、通信は非同期又は同期のいずれか
になると思われる。コンピュータシステムの多くで、並
列／直列変換を同期データについて実行する装置と、非
同期データについて実行する装置とは別である。これ
は、通信の型ごとに標準インタフェースがあるためであ
る。その結果、回路に要求される条件は複雑なものとな
る。

【０００５】コンピュータ内部から直列出力へのデータ
の転送にも、特別なフォーマット作成が必要である。こ
のフォーマット作成制御はコンピュータ内部のカスタマ
イズソフトウェアから得られるか、あるいは標準化ソフ
トウェアインタフェースと通信するソフトウェアドライ
バスは別個のプロセッサとして形成されれば良い。従来
の方法によれば、上記の方式を一度に１つしか実行でき
ない。このため、複数の互いに明確に異なり、容易に交
換できない別々の方法が要求されるのである。

【０００６】

【発明が解決しようとする課題】従って、本発明の目的
は、シリアル通信のための汎用・構成可能アーキテクチ
ャを提供することである。本発明の別の目的は、複数の
通信装置のレジスタセットを単一の装置にエミュレート
することである。本発明のさらに別の目的は、並列デー
タを変換し且つそのようなデータについてプロトコル変
換を実現する方法及び装置を提供することである。

【０００７】

【課題を解決するための手段】本発明はシリアル通信の
ための構成可能アーキテクチャを提供する。このアーキ
テクチャは、同期データ通信と非同期データ通信の双方
について並列／直列変換装置をエミュレートすることが
できる。本発明は、複数のレジスタセットを使用して標
準インタフェースをエミュレートする。第１のレジスタ
ブロックは、ホストコンピュータと局所プロセッサとを
通信させるために、データ・制御記憶機能を実行する。
第２のレジスタブロックは、独自のデータ・制御記憶機
能と、いくつかの通信プロトコルを実現するための機能
とを伴うシリアル通信コントローラ（ＳＣＣ）をエミュ
レートする。ＳＣＣは直列データ出力を供給する。本発
明は、標準要件に適合するインタフェースを依然として
維持しつつ、同一の基本ブロックを使用して同期要件と
非同期要件に対して構成を最適化する融通性をもったア
ーキテクチャを提供する。

【０００８】本発明は同期／非同期通信のために８５３
０型装置と並列の５５０型ＵＡＲＴを提供するように構
成されるか、又は８５３０型装置と直列の５５０型装置
を提供するように構成されれば良い。いずれの構成にお
いても、本発明は標準インタフェースを提供しながら、
従来の方式と比べて回路に課される必要条件を緩和す
る。

【０００９】本発明は、１６４５０／１６５５０インタ
フェースを必要とする適用用途に対して最適化されたイ
ンタフェースを伴う多機能同期／非同期通信装置を構成
する直列パケットコントローラを指向している。一実施
例では、本発明は標準ＵＡＲＴインタフェースと通信し
ているように見えながら、ＣＰＵと局所プロトコルコン
トローラとをインタフェースさせるように設計されてい
る。その場合、コントローラはどのような同期プロトコ
ル又は非同期プロトコルに対してもシリアル通信コント
ローラ（ＳＣＣ）ブロックを使用することができる。別
の実施例では、単一の装置を非同期ＵＡＲＴ又は同期Ｕ
ＳＡＲＴのいずれかとして動作すべくプログラム可能で
あるように本発明を構成しても良い。

【００１０】

【実施例】シリアル通信のための方法及び装置を説明す
る。以下の説明中、本発明をさらに完全に理解させるた
めに、ビット数，レジスタの個数などの特定の事項を数
多く詳細に挙げるが、そのような特定の詳細な事項を含
まずとも本発明を実施しうることは当業者には明白であ
ろう。また、場合によっては、本発明を無用にあいまい
にしないように、周知の特徴を説明しないこともある。

【００１１】図１は、従来の技術によるホスト／通信装
置システムを示す。全体を破線１０により示すホストコ
ンピュータは、その一部に、ＣＰＵバス１２を含む。Ｃ
ＰＵバス１２はＵＡＲＴ１４に並列出力１３を供給す
る。ＵＡＲＴは並列ストリームを直列ストリーム１５に
変換して、直列ポートから出力する。直列ストリーム１
５は直列ポートを介してモデム１１などの外部通信装置
に接続する。

【００１２】ＵＡＲＴ１４は、本特許出願の譲受人であ
るカリフォルニア州 タスティン のSilicon Systems, I
nc. が製造しているＳＳｉ７３Ｍ５５０ ＵＡＲＴなど
の装置によって実現されても良い。この装置及びそれに
類する他の装置をここでは「５５０型装置」又は「５５
０型ＵＡＲＴ」と呼ぶものとする。

【００１３】モデムなどの通信装置は「知能」を備えて
いる場合が多い。すなわち、モデムは装置の性能を向上
させるためのマイクロプロセッサなどの処理手段を含ん
でいる。一般に、マイクロプロセッサは並列フォーマッ
トのデータを必要とする。従って、今日の通信装置は、
５５０ＵＡＲＴの直列出力をプロセッサが利用できる並
列データに変換する第２の変換手段を含む。プロセッサ
は並列出力を発生するが、その後、最終的なモデムによ
る送信に備えて、その並列出力を直列データに再び変換
しなければならない。

【００１４】さらに、ホストコンピュータと、モデムな
どの通信装置との通信は同期方式，非同期方式のどちら
で実行されても良い。図２に示すように、従来の技術で
は、非同期通信専用の装置と、同期通信専用の装置とを
設けていた。同期通信ブロック５０は、Zilog が製造し
ているＺ８５３０ＳＣＣなどのシリアル通信コントロー
ラ（ＳＣＣ）であっても良い。他のメーカーも、Ｚ８５
３０ＳＣＣと全く同じように動作する又はそれと互換性
をもつＳＣＣ装置を製造している。この出願において
は、そのような装置を８５３０型ＳＣＣ装置又は８５３
０型コントローラと呼ぶ。通常、８５３０型ＳＣＣは２
つの全二重通信路を含む。すなわち、各通信路は直列デ
ータを受信して、それを並列データに変換するか、又は
並列データを受信して、其れを直列データに変換するこ
とができる。それらの通信路を通信路Ａ及び通信路Ｂと
呼ぶ。

【００１５】ブロック５１は、本特許出願の譲受人であ
るカリフォルニア州 タスティン のSilicon Systems, I
nc. が製造しているＳＳｉ７３Ｍ５５０ＵＡＲＴ又はＳ
Ｓｉ７３Ｍ４５０ＵＡＲＴなどの非同期通信装置を表
す。この装置及びそれに類する他の装置をここでは「４
５０型装置」又は「４５０型ＵＡＲＴ」と呼ぶものとす
る。５５０型ＵＡＲＴと、４５０型ＵＡＲＴの双方を実
現する装置を「４５０／５５０インタフェース」を有し
ているという。同期通信装置５０は信号線５２を介して
マルチプレクサ５４に出力を供給する。非同期通信装置
５１は信号線５３を介してマルチプレクサ５４に出力を
供給する。信号線５５の直列出力は、非同期通信と、同
期通信のどちらが望まれるかに応じて選択される。

【００１６】５５０型ＵＡＲＴが８５３０型ＵＡＲＴと
直列に結合しているようなシステムを提供することが望
まれる場合は多い。これは、通信装置が関連するプロセ
ッサを有している場合であることが多い。５５０型ＵＡ
ＲＴと８５３０型ＳＣＣがマイクロプロセッサと接続し
ている構成を実現する従来の方式の１例を図６に示す。
ＣＰＵバス１２は５５０型ＵＡＲＴに結合している。５
５０型ＵＡＲＴは５５０型レジスタセット１６と、５５
０型直列化器１７という２つの素子から構成されてい
る。５５０型レジスタセット１６はＣＰＵバス１２から
並列データを受信し、それを直列出力への変換のために
直列化器１７に供給する。５５０型ＵＡＲＴの直列出力
１５は、通信路Ａブロック１８などの８５３０型ＳＣＣ
の一方の通信路に供給される。

【００１７】５５０型レジスタセットは、ホストコンピ
ュータのＣＰＵバスからデータを受信する多数のレジス
タから構成されている。通常、それらのレジスタは受信
器バッファレジスタと、回線制御レジスタと、除数ラッ
チレジスタと、回線状態レジスタと、送信器保持レジス
タと、モデム制御レジスタと、モデム状態レジスタと、
割り込みイネーブルレジスタと、割り込みＩＤレジスタ
と、ＦＩＦＯ制御レジスタとを含む。データは、これら
のレジスタに入力した後、直列化器に供給されて、直列
ストリームに変換される。

【００１８】８５３０型Ａ通信路ブロック１８（ＳＣＣ
の通信路Ａ）は直列データを並列データに変換し、バス
１９に並列出力を発生する。このバス１９に結合するマ
イクロプロセッサ２２は並列データを受信し、必要な処
理を実行する。マイクロプロセッサ２２は関連メモリ２
３を有するが、このメモリはディスク記憶装置，ＲＡＭ
又は他の何らかの適切な記憶手段であれば良い。マイク
ロプロセッサ２２からの処理済み並列データは、その
後、８５３０型Ｂ通信路ブロック２０（ＳＣＣの通信路
Ｂ）に供給されて、直列出力２１に変換される。直列出
力２１はモデムポンプなどの通信装置に供給される。

【００１９】パーソナルコンピュータ用及びその他の型
のコンピュータ用として書かれた多くのアプリケーショ
ンプログラムは、４５０／５５０インタフェース又は８
５３０インタフェースと通信するように設計されてい
る。詳細にいえば、モデムに対してデータを通信又は送
信するように設計された通信プログラムは、４５０型Ｕ
ＡＲＴ又は８５３０型装置と関連するレジスタセットと
通信するように書かれているのである。従って、本発明
は４５０型ＵＡＲＴ及び８５３０型ＵＡＲＴのレジスタ
セットに関するが、従来の４５０型又は５５０型ＵＡＲ
Ｔと関連する回路の全てを必要とするわけではない。本
発明は、従来のＳＣＣと関連する回路の全てを必要とす
るわけではないにもかかわらず、８５３０型ＳＣＣの機
能性をも提供する。

【００２０】本発明のブロック線図を図１７に示す。Ｐ
Ｃバス１２は接続点７０で第１のレジスタセット１６に
結合している。接続点７０はスイッチＡの一方の端子に
も結合している。レジスタセット１６の出力端子は接続
点７１で第２のレジスタセット３５の入力端子に結合し
ている。第２のレジスタセット３５の出力は接続点７２
において供給される。

【００２１】スイッチＡは接続点７４（開回路のとき）
又は接続点７１に結合されれば良い。第２のスイッチで
あるスイッチＢは接続点７３のＳＣＣブロック７７と接
続点７２との間、又はＳＣＣブロック７７と接続点７１
との間に選択的に結合される。ＳＣＣブロック７７は信
号線２１に直列出力を発生する。

【００２２】本発明では、第１のレジスタセット１６は
５５０型レジスタセットをエミュレートし、第２のレジ
スタセット３５は８５３０型レジスタセットをエミュレ
ートする。スイッチＡ及びＢを選択的に開閉することに
より、図１７の装置を多様に構成できる。

【００２３】以下の説明では、５５０型レジスタセット
と、８５３０型レジスタセットとをエミュレートするも
のとして本発明を説明するが、この説明は単に例示を目
的とするだけである。本発明はこのような装置には限定
されず、３つの機能ブロックと、２つのスイッチとを伴
う複数の通信装置をエミュレートする方法及び装置を提
供する。第１及び第２のブロックはシリアル通信装置の
レジスタセットをエミュレートする。第３のブロックは
並列／直列変換装置の機能性をエミュレートし且つ実行
する。変換装置は、単同期，双同期，ＨＤＬＣ及びＳＤ
ＬＣなどのシリアル通信のための複数のプロトコルを実
現するためにも使用される。

【００２４】スイッチＡが接続点７１に結合し且つスイ
ッチＢが接続点７２に結合するとき、装置は８５３０型
装置と直列の５５０型装置として構成される。本発明で
は、これを「デュアルプロセッサ並列データモード」と
いう。スイッチＡが接続点７１に結合し且つスイッチＢ
が接続点７１に結合するときには、装置は５５０型装置
又は８５３０型装置のいずれかとして構成される。本発
明では、これを「シングルプロセッサモード」という。
スイッチＡが接続点７４に結合し（開成）且つスイッチ
Ｂが接続点７２に結合するときには、図１７の装置は
「シングルプロセッサ並列データモード」と呼ばれる構
成となる。

【００２５】デュアルプロセッサ並列データ 図３は、５５０型装置として構成された図１７の装置を
詳細に示す。破線７６は５５０型レジスタセットを表
し、ブロック３５として８５３０型レジスタを表し、破
線７７はＳＣＣブロックを表している。バス２５のデー
タは５５０型レジスタブロック７６に供給される。バス
ゲートウェイ６０はこの実施例では開成している。従っ
て、データは８５３０型レジスタブロック３５に直接に
は供給されない。ＳＣＣブロック７７は５５０型直列化
器ブロック１７（図６を参照）をエミュレートする。５
５０型レジスタブロック７６とＳＣＣブロック７７につ
いて以下に詳細に説明する。

【００２６】５５０型レジスタブロック７６ ５５０型レジスタセットブロック７６はバス２５と、バ
スインタフェース論理４１とを介してホストコンピュー
タのＣＰＵに直接結合している。バス２５はデータビッ
トＤ０〜Ｄ７を並列に受信し、並列出力をバス２６に供
給する。バスインタフェース論理４１はＰＣバスから制
御信号を受信して、それらの信号をバス２６に供給す
る。５５０型レジスタブロック７６は５５０型ＵＡＲＴ
のレジスタセットをエミュレートするためにいくつかの
レジスタを利用する。本発明では、レジスタに書き込ま
れたデータを第２のバス３３へ読み出せるようにデュア
ルポートレジスタを利用している。５５０型レジスタブ
ロック７６に含まれるレジスタはスクラッチレジスタ２
７と、制御レジスタ２８と、ボー発生器レジスタ２９
と、送信用レジスタ３０と、、受信用レジスタ３１と、
割り込み論理レジスタ３２である。

【００２７】スクラッチレジスタ２７はデータ経路の外
側に通信経路を形成する。従来、モデムプロトコルは、
データ経路の外に制御経路は存在しないということを基
礎としていた。データ経路の外に制御経路がないため、
ＡＴ指令セット（オートシンク及びオートストリーム）
を実現する。そのような制御経路を得るためにスクラッ
チレジスタ２７を使用することができる。

【００２８】制御レジスタブロック２８は象徴的に５５
０型制御レジスタと、通信路Ｂ用制御レジスタという２
つの別個のレジスタとして示されている。本発明の好ま
しい実施例では、制御レジスタ２８は単一のデュアルポ
ートレジスタであるが、実際には２つの別個のレジスタ
があるかのようにデュアルポートレジスタを利用すれば
良い。ホストコンピュータからの制御情報を制御レジス
タブロック２８に書き込むことができる。制御レジスタ
ブロック２８に書き込まれたデータをＳＣＣブロック７
７により直ちにバス３３へ読み出すことができる。制御
レジスタブロック２８は５５０型レジスタセットブロッ
ク７６に関しては制御レジスタとして機能し、ＳＣＣブ
ロック７７に関しては「通信路Ｂ」用制御レジスタブロ
ックとして機能する。

【００２９】先に述べた通り、従来の技術におけるＳＣ
Ｃブロックは通信路Ａと、通信路Ｂという２つの通信路
を有する。本発明では、ＳＣＣブロック７７は従来のＳ
ＣＣの一方の通信路、すなわち、通信路Ａを実現する。
ＳＣＣブロック７７により読み取り可能である５５０型
レジスタを本発明では「通信路Ｂ」用レジスタと呼ぶ。

【００３０】再び５５０型レジスタセットブロック７６
に戻ると、ボー発生器レジスタ２９はバス２６及びバス
３３に結合している。ボー発生器レジスタ２９はＰＣバ
スからボーレート信号を受信する。通信装置データを介
して通信するアプリケーションプログラムはデータを送
信するための所定のボーレート、例えば、３００ボー、
１２００ボー、２４００ボーなどを指示する。本発明は
これらのボーレートには限定されず、ホストコンピュー
タのバス速度によってのみ限定される。従来は、通信路
速度、すなわち、直列データを並列データに変換する通
信路が通信を制限していた。本発明の装置と通信するア
プリケーションプログラムは２４００ボーの最大通信速
度を有すると考えられるが、ホストコンピュータのバス
速度は２４００ボーよりはるかに速いかもしれない。た
とえそうであっても、アプリケーションプログラムは、
通信が所望の速度で起こっているという確認を受信しな
ければならない。ボー発生器レジスタ２９でボーレート
をインターセプトする事により、通信がさらに高速で起
こっていても、確認信号を発生して、アプリケーション
プログラムに供給することができる。

【００３１】送信用レジスタ３０は先入れ先出し（ＦＩ
ＦＯ）レジスタによって実現される。このレジスタ３０
はバス２６から送信データ情報を受信するので、５５０
型ＵＡＲＴ転送用レジスタをエミュレートしていること
になる。このデータはバス３３に読み出せる状態にな
り、したがって、レジスタ３０は８５３０型装置は通信
路Ｂ受信用レジスタをエミュレートする。レジスタ３０
の出力はバス３３に供給される。

【００３２】同様に、受信用レジスタ３１は５５０型Ｕ
ＡＲＴの受信用ＦＩＦＯと、８５３０型装置の通信路Ｂ
の送信用ＦＩＦＯとをエミュレートする。割り込み論理
レジスタ３２は、データがレジスタのいずれかに供給さ
れるたびに、ホストコンピュータと、局所マイクロプロ
セッサとに対して割り込みを実行させる。

【００３３】本発明の制御レジスタ２８は、ＳＳｉ７３
Ｍ５５０などの典型的な５５０型ＵＡＲＴにある多数の
レジスタをエミュレートする。制御レジスタ２８は５５
０型ＵＡＲＴの回線制御レジスタと、除数ラッチレジス
タと、回線状態レジスタと、モデム制御レジスタと、モ
デム状態レジスタと、ＦＩＦＯ制御レジスタとをエミュ
レートする。しかしながら、本発明によれば、従来の５
５０型ＵＡＲＴの多数の素子を排除することができる。
特に、本発明の５５０型レジスタブロックには、受信器
側シフトレジスタと、受信器側タイミング・制御装置
と、ボーレート発生器と、送信器側タイミング・制御装
置と、送信器側シフトレジスタと、モデム制御論理ハー
ドウェアがない。これらの素子の機能性は８５３０型Ｓ
ＣＣブロック７７で実現される。

【００３４】８５３０型ＳＣＣブロック７７ ８５３０型ブロック７７（すなわち、ＳＣＣブロック７
７）は局所マイクロプロセッサと通信するためのマイク
ロポートバスインタフェース論理ブロック４２を含む。
バス３４は並列データビットＤ０〜Ｄ７を局所マイクロ
プロセッサに直接供給することができる。ＳＣＣ制御レ
ジスタ３５はバス３３に結合し、データ及び制御信号を
受信する。ボー発生器／デジタルＰＬＬブロック３６は
クロック発生器であり、ボー発生器レジスタ２９に書き
込み可能であるボーレート発生器を含む。データ中に符
号化されているクロック信号を回復するために、デジタ
ルフェーズロックループが実現される。

【００３５】送信用通信路３７と受信用通信路３８は、
特定のプロトコルを実現し、制御レジスタからでたビッ
トを受信し、適切な出力を供給する実際のエンジンであ
る。これらのブロックは通信フォーマットを制御する。
例えば、本発明では、同期フォーマット，非同期フォー
マット，バイシンクフォーマット，モノシンクフォーマ
ット，ＨＤＬＣフォーマット及びＳＤＬＣフォーマット
を全て実現することができる。ブロック３９は通信路Ａ
割り込み論理ブロックである。水晶発振器・事前分周ブ
ロック４０はプログラム可能周波数発生器を実現する。

【００３６】シングルプロセッサモード 図４は、５５０型装置または８５３０型装置のいずれか
となるように構成された図１７の装置を詳細に示す。こ
の実施例では、バスゲートウェイ６０は閉成しており、
バス３３はＳＣＣブロック７７の通信路Ｂレジスタに結
合しているだけである。従って、バス２５のデータは５
５０型レジスタブロック７６に供給されると共に、バス
３３を介して８５３０型制御レジスタブロック３５に直
接供給される。ボー発生器ブロック３６と、送信用ブロ
ック３７と、受信用ブロック３８と、割り込み論理ブロ
ック３９は全てバス３３に直接結合している。ブロック
２８〜３２の通信路Ａはこの実施例では不要であるの
で、図示されていない。

【００３７】装置を５５０型装置として動作させるとき
には、装置が５５０型装置として動作するように制御レ
ジスタブロック２８からの制御信号をＳＣＣブロック７
７に供給する。８５３０モードでは、スクラッチレジス
タ２７をＳＣＣブロック７７の制御レジスタとして規定
する。

【００３８】シングルプロセッサ並列データモード 図５に、シングルプロセッサ並列データモードを示す。
バス３３はＳＣＣブロック７６の通信路Ｂと、レジスタ
２７〜３２の双方に結合している。さらに、バスゲート
ウェイ６０は閉成している。シングルプロセッサ並列デ
ータモードはコントローラを不要にするために使用さ
れ、このモードによれば、標準非同期インタフェースを
維持しつつ、ソフトウェアドライバに実質的にどのよう
なプロトコルでも実行させることができる。５５０型レ
ジスタセットに書き込まれた文字をセーブし、割り込み
を発生する。そこで、ソフトウェアドライバは通信路Ａ
（レジスタを介してアクセスされる）から文字を読み取
り、ＳＳＣブロック７７を使用して、プロトコルが要求
する通りのフォーマットをもつデータを送信することが
できる。

【００３９】本発明は標準装置インタフェースを提供す
るが、データは並列のままであるので、通常はデータを
直列化するために、必要である回路を全く含んでいな
い。これにより、ハードウェアを節約できる。さらに、
データが並列のままであるために、動作をバス速度で実
行することができ、性能は大きく向上する。

【００４０】数多くの機能を実行するためには、コンピ
ュータバスに接続し、プロトコル変換を実行する装置が
必要である。このプロトコル変換は単純な指令解釈、デ
ータフォーマット規定、データ修正またはモデムで見ら
れるような電気的フォーマット変換からなると考えられ
る。変換機能を監視する目的でプロセッサを使用する場
合が多い。コンピュータバスとの通信には、通常、並列
ポートを使用する。プロトコル機能を実現する典型的な
方法の１つは、中央処理装置に対して標準インタフェー
スを実行すると共に、データを直列フォーマットに変換
する装置を提供するものである。それにより、このデー
タは装置のプロセッサが使用するためのフォーマット
（並列フォーマットなど）に変換される。プロトコル変
換を実現するためには、別の装置を使用する。この方法
は複数の装置で３つの変換ブロックを必要とする。

【００４１】本発明は、様々のプロトコル変換を実現す
るのに適切なハードウェアを提供する。プロトコル変換
は、本発明の装置に結合する局所マイクロプロセッサに
にあるソフトウェアで実現される。バイシンク，モノシ
ンク，ＨＤＬＣ及びＳＤＬＣなどのプロトコルは当該技
術では良く知られており、それらを局所マイクロプロセ
ッサのソフトウェアで実現するのは容易である。

【００４２】コンピュータ内部に記憶されているデータ
をコンピュータからのフォーマット規定直列出力に変換
する動作は、いくつかの方式の中の１つによって実行さ
れれば良い。フォーマット規定制御はコンピュータのカ
スタマイズソフトウェア、あるいは標準インタフェース
と通信する別個のドライバまたはプロセッサにより実行
されれば良い。本発明は、上記の方法のいずれをも実行
する再構成可能アーキテクチャを提供する。

【００４３】装置を、レジスタブロックが表す装置とし
てまたはＳＣＣ及びその関連機能として選択可能なソフ
トウェアとなるように再構成しても良い。このアーキテ
クチャの利点は、標準要件に適合するインタフェースを
常に維持しつつ、必要が生じるごとに同一の基本ブロッ
クを使用して構成を最適化するその融通性にある。この
再構成能力は、本発明の装置を統合しない限り不可能で
ある。

【００４４】図７乃至図１６は、本発明のレジスタマッ
ピングの説明図で、図７は図８と図９の関連を、図１０
は図１１と図１２の関連を、また図１３は図１４と図１
５の関連を示す。各レジスタマッピングの初めの２つの
欄は各レジスタと、それに関連する略語を表している。
３番目の欄はレジスタのアドレスを表し、残る８つの欄
は各レジスタに関わるデータビット数値を表す。このマ
ッピングは、５５０型ＵＡＲＴと通信するために書かれ
たアプリケーションプログラムに対する標準インタフェ
ースを示している。例えば、従来のアプリケーションプ
ログラムは特定の記憶場所にある８つのアドレス位置に
書き込むべく書かれている。本発明では、３つのレジス
タセット全てが８つのアドレス位置に当てはまるように
なっている。

【００４５】図８と図９は、５５０型レジスタのレジス
タマッピングを示す。図１１と図１２は、通信路Ｂレジ
スタのレジスタマッピングを示す。本発明においては、
５５０型レジスタと通信路Ｂレジスタを単一のデュアル
ポートレジスタによって実現している。レジスタの中の
いくつかを共用し且ついくつかのアドレス位置を共用し
ているので、本発明はこの重複を利用するようにレジス
タをマッピングしている。図８と図９を参照すると、
「ループ」モードはモデム制御レジスタの適切なビット
（Ｄ４）をセットすることによりイネーブルされる。次
に図１１と図１２を参照すると、モデム制御レジスタの
同じビット（Ｄ４）はループイネーブル位置である。
尚、通信路Ｂのモデム制御レジスタは「読み取り専用」
である。これは、５５０型レジスタセットと通信路Ｂレ
ジスタが単一のデュアルポートレジスタとして実現され
ているためである。５５０型レジスタはホストＣＰＵバ
スにより書き込まれる。その後、データは、８５３０型
装置の通信路Ｂレジスタから読み取ったかのように、バ
ス３３へ読みだし可能な状態になる。図１１と図１２の
構成制御レジスタは図３の事前分周ブロック４０に位置
している。

【００４６】図１４と図１５及び図１６は、ＳＣＣブロ
ックの通信路Ａ書き込みレジスタと、通信路Ａ読み取り
レジスタのマッピングをそれぞれ示している。以上、複
数のシリアル通信装置をエミュレートする方法及び装置
を説明した。

【図面の簡単な説明】

【図１】従来のプロセッサ／通信装置インタフェースの
１つを示すブロック線図。

【図２】同期及び非同期通信のための従来のシステムの
ブロック線図。

【図３】本発明の１つの構成のブロック線図。

【図４】本発明の第２の構成のブロック線図。

【図５】本発明の第３の構成のブロック線図。

【図６】局所プロセッサとの通信のための従来のシステ
ム構成のブロック線図。

【図７】図７と図８の関連説明図。

【図８と図９】本発明の一実施例の５５０型レジスタセ
ットのマッピングを示す図。

【図１０】図１１と図２の関連説明図。

【図１１と図１２】本発明の一実施例の通信路Ｂレジス
タのマッピングを示す図。

【図１３】図１４と図１５の関連説明図。

【図１４と図１５】本発明の一実施例の通信路Ａ書き込
みレジスタのマッピングを示す図。

【図１６】本発明の一実施例の通信路Ａ読み取りレジス
タのマッピングを示す図。

【図１７】本発明の好ましい実施例のブロック線図。

【符号の説明】

１２ ＰＣバス １６ 第１のレジスタセット ２５ バス ２７ スクラッチレジスタ ２８ 制御レジスタ ２９ ボー発生器レジスタ ３０ 送信用レジスタ ３１ 受信用レジスタ ３２ 割り込み論理レジスタ ３３，３４ バス ３５ ＳＣＣ制御レジスタ ３６ ボー発生器ブロック ３７ 送信用ブロック ３８ 受信用ブロック ３９ 割り込み論理ブロック ４０ 水晶発振器・事前分周ブロック ４１ バスインタフェース論理 ６０ バスゲートウェイ ７６ ５５０型レジスタセット ７７ ＳＣＣブロック

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダウン・ラングストン アメリカ合衆国 95959 カリフォルニア 州・グラス バレイ・グリーンホーン ロ ード・14981

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ホストコンピュータの第１のバスに第１
   のポートが結合し、並列データ及び制御信号を受信する
   と共に、第２のポートに結合する第１の接続点が前記並
   列データ及び制御信号を出力として供給する第１の複数
   のレジスタと；前記第１の接続点に結合し、前記並列デ
   ータ及び前記制御信号を受信すると共に、第２の接続点
   が前記並列データ及び制御信号を出力として供給する第
   ２の複数のレジスタと；前記第１のバスと前記第１の接
   続点との間に結合し、前記第１のバスを前記第１の接続
   点に対して選択的に結合，遮断する第１のスイッチ手段
   と；前記第１の接続点及び前記第２の接続点に選択的に
   結合される第２のスイッチ手段に結合し、前記並列デー
   タ及び前記制御信号を受信すると共に、前記並列データ
   を直列データに変換し、前記直列データを第３のポート
   に供給する制御手段とを具備する通信回路。
2. 【請求項２】 第１の複数のレジスタは第１バスを介し
   てホストコンピュータに接続しており、該第１の複数の
   レジスタは第２の複数のレジスタに接続しており、該第
   ２の複数のレジスタは第１の切替手段に接続しており、
   上記第１の切替手段は前記第２の複数のレジスタを上記
   第１バスに接続したり或いは切断したりするものであ
   り、且つ制御手段に接続した第２の切替手段は上記制御
   手段を上記第２の複数のレジスタに又は上記第１の複数
   のレジスタおよび上記第２の複数のレジスタに交互に接
   続するものであり、上記制御手段は第２バスに接続した
   構成の複数の通信インタフェースをエミュレートする回
   路において、 前記第１の複数のレジスタは５５０型装置の複数のレジ
   スタをエミュレートし、前記第２の複数のレジスタは８
   ５３０型装置の複数のレジスタをエミュレートし、前記
   制御手段は８５３０型装置の変換回路をエミュレートす
   るものであり、 且つ当該エミュレートする回路は前記第１および第２切
   替手段の選択的動作によって形成できるようにしたこと
   を特徴とするエミュレート回路。