JPH07146842A - バスインターフェース回路 - Google Patents
バスインターフェース回路Info
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- JPH07146842A JPH07146842A JP6137747A JP13774794A JPH07146842A JP H07146842 A JPH07146842 A JP H07146842A JP 6137747 A JP6137747 A JP 6137747A JP 13774794 A JP13774794 A JP 13774794A JP H07146842 A JPH07146842 A JP H07146842A
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- JP
- Japan
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- microprocessor
- delay means
- strobe signal
- signal
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
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-
- G—PHYSICS
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Abstract
(57)【要約】 （修正有）
【目的】コンピューター、通信システムで、バスインタ
ーフェース回路に関し、異なるバス構造を有するマイク
ロプロセッサと周辺装置を接続させるシステムにおいて
正確にインターフェースタイミングを提供することによ
りマイクロプロセッサの動作周波数に関係なく、別の修
整を加えずに接続することができる。 【構成】マイクロプロセッサのアドレスストローブ信号
を遅延させ、データストローブ信号を出力する第１の遅
延手段１０と、上記第１の遅延手段の出力信号であるデ
ータストローブ信号を所定の時間遅延させ、周辺装置の
データストローブ信号を出力する第２の遅延手段２０
と、反転された上記第１の遅延手段の出力信号とマイク
ロプロセッサのアドレスストローブ信号を論理乗演算し
て周辺装置のアドレスストローブ信号を出力する論理手
段と、マイクロプロセッサのアドレス情報の伝達を受け
た第１のバッファリング手段４０と、マイクロプロセッ
サ又は周辺装置のデータ情報を送受信する第２のバッフ
ァリング手段５０より構成される。
ーフェース回路に関し、異なるバス構造を有するマイク
ロプロセッサと周辺装置を接続させるシステムにおいて
正確にインターフェースタイミングを提供することによ
りマイクロプロセッサの動作周波数に関係なく、別の修
整を加えずに接続することができる。 【構成】マイクロプロセッサのアドレスストローブ信号
を遅延させ、データストローブ信号を出力する第１の遅
延手段１０と、上記第１の遅延手段の出力信号であるデ
ータストローブ信号を所定の時間遅延させ、周辺装置の
データストローブ信号を出力する第２の遅延手段２０
と、反転された上記第１の遅延手段の出力信号とマイク
ロプロセッサのアドレスストローブ信号を論理乗演算し
て周辺装置のアドレスストローブ信号を出力する論理手
段と、マイクロプロセッサのアドレス情報の伝達を受け
た第１のバッファリング手段４０と、マイクロプロセッ
サ又は周辺装置のデータ情報を送受信する第２のバッフ
ァリング手段５０より構成される。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータ又は通信
システムにおいてバスインターフェース回路に関するも
ので、特にアドレスバスと、データバスが分離されたマ
イクロプロセッサと多重化されたバス形態を有する周辺
装置間の接続の為のバスインターフェース回路に関する
ものである。
システムにおいてバスインターフェース回路に関するも
ので、特にアドレスバスと、データバスが分離されたマ
イクロプロセッサと多重化されたバス形態を有する周辺
装置間の接続の為のバスインターフェース回路に関する
ものである。
【０００２】
【発明の背景】一般的にコンピュータ又は、総合情報通
信網の如き通信システムにおいて、全体システムを制御
し、データ等を処理する為にマイクロプロセッサを実装
する。そしてマイクロプロセッサは、周辺回路とのイン
ターフェースの為にバス構造を有する。
信網の如き通信システムにおいて、全体システムを制御
し、データ等を処理する為にマイクロプロセッサを実装
する。そしてマイクロプロセッサは、周辺回路とのイン
ターフェースの為にバス構造を有する。
【０００３】マイクロプロセッサは、多重化されたバス
構造と、分離されたバス構造の２種類があるが、前者は
インテル（Ｉｎｔｅｌ）社、後者はモトローラ（Ｍｏｔ
ｏｒｏｌａ）社で生産している。
構造と、分離されたバス構造の２種類があるが、前者は
インテル（Ｉｎｔｅｌ）社、後者はモトローラ（Ｍｏｔ
ｏｒｏｌａ）社で生産している。
【０００４】
【従来の技術】図１は、従来の分離されたバス構造を有
するマイクロプロセッサの動作タイミング図であり、図
１のＡは、システムクロック信号であり、図１のＢは、
アドレスストローブ信号であり、図１のＣは、アドレス
バス信号、図１のＤは、データバス信号である。
するマイクロプロセッサの動作タイミング図であり、図
１のＡは、システムクロック信号であり、図１のＢは、
アドレスストローブ信号であり、図１のＣは、アドレス
バス信号、図１のＤは、データバス信号である。
【０００５】図１において、１動作周期間に単一の命令
語がデータを処理する為に夫々アドレスバスとデータバ
スが動作し、マイクロプロセッサよりアドレス信号を出
力するか、データを入出力する。ところが、従来の分離
されたバス構造を有するマイクロプロセッサと多重化さ
れたバスを有する周辺装置等とを接続する場合には、互
いに異なる構造のバスを持っているので、別の接続可能
な形態に修整しなければならない問題点があった。
語がデータを処理する為に夫々アドレスバスとデータバ
スが動作し、マイクロプロセッサよりアドレス信号を出
力するか、データを入出力する。ところが、従来の分離
されたバス構造を有するマイクロプロセッサと多重化さ
れたバスを有する周辺装置等とを接続する場合には、互
いに異なる構造のバスを持っているので、別の接続可能
な形態に修整しなければならない問題点があった。
【０００６】
【発明が解決しようとする課題】上述の問題点を解決す
る為に、異なるバス構造を有するマイクロプロセッサと
周辺装置を接続させるシステムにおいて、正確なインタ
ーフェースタイミングを提供することによりマイクロプ
ロセッサの動作周波数に関係が無く、別の修整を加えな
くとも接続することができるようにしたバスインターフ
ェース回路を提供することにある。
る為に、異なるバス構造を有するマイクロプロセッサと
周辺装置を接続させるシステムにおいて、正確なインタ
ーフェースタイミングを提供することによりマイクロプ
ロセッサの動作周波数に関係が無く、別の修整を加えな
くとも接続することができるようにしたバスインターフ
ェース回路を提供することにある。
【０００７】
【発明が解決するための手段】上記目的を達成する為に
本発明は、マイクロプロセッサのアドレスストローブ信
号を遅延させてデータストローブ信号を出力する第１の
遅延手段と、上記第１の遅延手段の出力信号であるデー
タストローブ信号を所定の時間遅延させ周辺装置のデー
タストローブ信号を出力する第２の遅延手段と、反転さ
れた上記第１の遅延手段の出力信号とマイクロプロセッ
サのアドレスストローブ信号を論理乗演算して周辺装置
のアドレスストローブ信号を出力する論理手段と、マイ
クロプロセッサのアドレス情報を伝達して受ける第１の
バッファリング手段とマイクロプロセッサ又は周辺装置
のデータ情報を送受信する第２のバッファリング手段と
から構成されるインターフェース回路が与えられる。
本発明は、マイクロプロセッサのアドレスストローブ信
号を遅延させてデータストローブ信号を出力する第１の
遅延手段と、上記第１の遅延手段の出力信号であるデー
タストローブ信号を所定の時間遅延させ周辺装置のデー
タストローブ信号を出力する第２の遅延手段と、反転さ
れた上記第１の遅延手段の出力信号とマイクロプロセッ
サのアドレスストローブ信号を論理乗演算して周辺装置
のアドレスストローブ信号を出力する論理手段と、マイ
クロプロセッサのアドレス情報を伝達して受ける第１の
バッファリング手段とマイクロプロセッサ又は周辺装置
のデータ情報を送受信する第２のバッファリング手段と
から構成されるインターフェース回路が与えられる。
【０００８】
【実施例】図２は、本発明を説明する為の周辺装置のバ
スタイミングストローブであり、図２のＥは、アドレス
ストローブ信号であり、図２のＦは、データストローブ
信号であり、図２のＧは、アドレス／データバス信号で
ある。図２においては、周辺装置は多重化されたバス構
造を有する場合であり、図２のＥで示すアドレスストロ
ーブ信号によりアドレス／データバスにアドレス情報が
のせられ、順次図２のＦのデータストローブ信号により
アドレス／データバスにデータ情報がのせられる。
スタイミングストローブであり、図２のＥは、アドレス
ストローブ信号であり、図２のＦは、データストローブ
信号であり、図２のＧは、アドレス／データバス信号で
ある。図２においては、周辺装置は多重化されたバス構
造を有する場合であり、図２のＥで示すアドレスストロ
ーブ信号によりアドレス／データバスにアドレス情報が
のせられ、順次図２のＦのデータストローブ信号により
アドレス／データバスにデータ情報がのせられる。
【０００９】図３は、本発明によるバスインターフェー
ス回路図を図示したものである。図３において、第１の
遅延手段（１０）はＤフリップフロップ（１１）と論理
乗素子（１２）とより構成され、第２の遅延手段（１
０）はＤフリップフロップ（１１）と論理乗素子（１
２）とより構成され、第２の遅延手段（２０）はＤフリ
ップフロップ（２１）と論理乗素子（２２）とにより構
成されている。又第１のインバータ（６０）は第１の遅
延手段（１０）の入力端と論理手段（３０）の一側入力
端に接続され、第２のインバータ（７０）は論理乗手段
（３０）の他側入力端に接続され、第３のインバータ
（８０）は第２の遅延手段（２０）に接続される。
ス回路図を図示したものである。図３において、第１の
遅延手段（１０）はＤフリップフロップ（１１）と論理
乗素子（１２）とより構成され、第２の遅延手段（１
０）はＤフリップフロップ（１１）と論理乗素子（１
２）とより構成され、第２の遅延手段（２０）はＤフリ
ップフロップ（２１）と論理乗素子（２２）とにより構
成されている。又第１のインバータ（６０）は第１の遅
延手段（１０）の入力端と論理手段（３０）の一側入力
端に接続され、第２のインバータ（７０）は論理乗手段
（３０）の他側入力端に接続され、第３のインバータ
（８０）は第２の遅延手段（２０）に接続される。
【００１０】第１のバッファリング手段（４０）は、単
方向バッファであり、第２のバッファリング手段（５
０）は、両方向バッファである。
方向バッファであり、第２のバッファリング手段（５
０）は、両方向バッファである。
【００１１】図４は、図３によるタイミング図である。
図４（Ａ´）は、システムクロック信号であり、図４
（Ｂ´）は、第１のインバータ（６０）の出力信号であ
り、図４（Ｃ´）は、第１の遅延手段（１０）の出力信
号であり、図４（Ｄ´）は、システムクロック信号の反
転信号であり、図４（Ｅ´）は、第２の遅延手段（２
０）の出力信号であり、図４（Ｆ´）は、第２のインバ
ータ（７０）の出力信号であり、図４（Ｇ´）は、論理
手段（３０）の出力信号であり、図４（Ｈ´）は、有効
アドレス信号であり、図４（Ｉ´）は、有効データ信号
である。
図４（Ａ´）は、システムクロック信号であり、図４
（Ｂ´）は、第１のインバータ（６０）の出力信号であ
り、図４（Ｃ´）は、第１の遅延手段（１０）の出力信
号であり、図４（Ｄ´）は、システムクロック信号の反
転信号であり、図４（Ｅ´）は、第２の遅延手段（２
０）の出力信号であり、図４（Ｆ´）は、第２のインバ
ータ（７０）の出力信号であり、図４（Ｇ´）は、論理
手段（３０）の出力信号であり、図４（Ｈ´）は、有効
アドレス信号であり、図４（Ｉ´）は、有効データ信号
である。
【００１２】図４（Ｉ）は、システムクロック（Ａ’）
の１動作周期の間に、図４（Ｂ’）のアドレスストロー
ブ信号（ＡＳ１）によって図４（Ｃ’）のデータストロ
ーブ信号（ＤＳ１）を発生するタイミング図である。
の１動作周期の間に、図４（Ｂ’）のアドレスストロー
ブ信号（ＡＳ１）によって図４（Ｃ’）のデータストロ
ーブ信号（ＤＳ１）を発生するタイミング図である。
【００１３】図４（ＩＩ）は、システムクロック
（Ａ’）の１動作周期の間に、図４（Ｂ’）のアドレス
ストローブ信号（ＡＳ１）と図４（Ｉ）から発生した図
４（Ｃ’）のデータストローブ信号（ＤＳ１）とによっ
て、周辺素子に伝送する図４（Ｇ’）のアドレスストロ
ーブ信号（ＡＳ）と図４（Ｅ’）のデータストローブ信
号（ＤＳ）とを発生するタイミング図である。
（Ａ’）の１動作周期の間に、図４（Ｂ’）のアドレス
ストローブ信号（ＡＳ１）と図４（Ｉ）から発生した図
４（Ｃ’）のデータストローブ信号（ＤＳ１）とによっ
て、周辺素子に伝送する図４（Ｇ’）のアドレスストロ
ーブ信号（ＡＳ）と図４（Ｅ’）のデータストローブ信
号（ＤＳ）とを発生するタイミング図である。
【００１４】図４（ＩＩＩ）は、図４（ＩＩ）から発生
した図４（Ｇ’）のアドレスストローブ信号（ＡＳ）と
図４（Ｅ’）のデータストローブ信号（ＤＳ）とによっ
て、周辺素子に接続されたアドレスバスとデータバスと
を動作させるタイミング図である。
した図４（Ｇ’）のアドレスストローブ信号（ＡＳ）と
図４（Ｅ’）のデータストローブ信号（ＤＳ）とによっ
て、周辺素子に接続されたアドレスバスとデータバスと
を動作させるタイミング図である。
【００１５】次に、図３の動作を図４により説明する。
マイクロプロセッサ（図には例示無し）より出力された
アドレスストローブ信号（／ＡＳ１）は、第１のインバ
ータ（６０）を通じて位相が反転され、図４（Ｂ´）の
如く反転されたアドレスストローブ信号（ＡＳ１）が出
力される。反転されたアドレスストローブ信号（ＡＳ
１）は、夫々第１の遅延手段（１０）のＤフリップフロ
ップ（１１）の入力端（Ｄ）と論理乗素子（１２）の一
側入力端に入力される。又Ｄフリップフロップ（１１）
の出力は、論理乗素子（１２）の他側入力端に入力され
る。論理乗素子（１２）は反転されたアドレスストロー
ブ（ＡＳ１）信号とＤフリップフロップ（１１）の出力
信号を論理乗演算する。そして第１の遅延手段（１０）
は、反転されたアドレスストローブ信号を所定の周期の
間遅延させ、図４（Ｃ´）の如きデータストローブ信号
（ＤＳ１）を出力する。データストローブ信号（ＤＳ
１）は、第１のバッファリング手段（４０）をインエー
ブルさせる。
マイクロプロセッサ（図には例示無し）より出力された
アドレスストローブ信号（／ＡＳ１）は、第１のインバ
ータ（６０）を通じて位相が反転され、図４（Ｂ´）の
如く反転されたアドレスストローブ信号（ＡＳ１）が出
力される。反転されたアドレスストローブ信号（ＡＳ
１）は、夫々第１の遅延手段（１０）のＤフリップフロ
ップ（１１）の入力端（Ｄ）と論理乗素子（１２）の一
側入力端に入力される。又Ｄフリップフロップ（１１）
の出力は、論理乗素子（１２）の他側入力端に入力され
る。論理乗素子（１２）は反転されたアドレスストロー
ブ（ＡＳ１）信号とＤフリップフロップ（１１）の出力
信号を論理乗演算する。そして第１の遅延手段（１０）
は、反転されたアドレスストローブ信号を所定の周期の
間遅延させ、図４（Ｃ´）の如きデータストローブ信号
（ＤＳ１）を出力する。データストローブ信号（ＤＳ
１）は、第１のバッファリング手段（４０）をインエー
ブルさせる。
【００１６】第２の遅延手段（２０）において、Ｄフリ
ップフロップ（２１）の入力端（Ｄ）には第１の遅延手
段（１０）の出力信号が入力され、論理乗素子（２２）
は、第１の遅延手段（１０）の出力信号とＤフリップフ
ロップ（２１）の出力信号を論理乗演算する。よって第
２の遅延手段（２０）は、システムクロックの所定の周
期の間遅延させ、周辺装置に必要な図４（Ｅ´）のデー
タストローブ（ＤＳ）信号を出力する。
ップフロップ（２１）の入力端（Ｄ）には第１の遅延手
段（１０）の出力信号が入力され、論理乗素子（２２）
は、第１の遅延手段（１０）の出力信号とＤフリップフ
ロップ（２１）の出力信号を論理乗演算する。よって第
２の遅延手段（２０）は、システムクロックの所定の周
期の間遅延させ、周辺装置に必要な図４（Ｅ´）のデー
タストローブ（ＤＳ）信号を出力する。
【００１７】論理手段（３０）には、第１の遅延手段
（１０）の出力信号を反転させた信号（／ＤＳ１）と反
転されたアドレスストローブ信号（ＡＳ１）を論理乗演
算して図４（Ｇ´）の如きアドレスストローブ信号（Ａ
Ｓ）を出力する。アドレスストローブ信号（ＡＳ）は、
周辺装置のアドレスストローブ信号及び第２のバッファ
リング手段（５０）のインエーブル信号に使用される。
（１０）の出力信号を反転させた信号（／ＤＳ１）と反
転されたアドレスストローブ信号（ＡＳ１）を論理乗演
算して図４（Ｇ´）の如きアドレスストローブ信号（Ａ
Ｓ）を出力する。アドレスストローブ信号（ＡＳ）は、
周辺装置のアドレスストローブ信号及び第２のバッファ
リング手段（５０）のインエーブル信号に使用される。
【００１８】第１のバッファリング手段（４０）は、図
４（Ｃ´）のデータストローブ（ＤＳ１）信号によりイ
ンエーブルされることにより、図４（Ｈ´）の有効アド
レスをバッファリングする。第２のバッファリング手段
（５０）は、図４（Ｇ´）のアドレスストローブ（Ａ
Ｓ）信号によりインエーブルされることにより図４（Ｉ
´）の有効データをバッファリングする。
４（Ｃ´）のデータストローブ（ＤＳ１）信号によりイ
ンエーブルされることにより、図４（Ｈ´）の有効アド
レスをバッファリングする。第２のバッファリング手段
（５０）は、図４（Ｇ´）のアドレスストローブ（Ａ
Ｓ）信号によりインエーブルされることにより図４（Ｉ
´）の有効データをバッファリングする。
【００１９】図４のタイミング図は、各素子等のゲート
遅延時間がない最も理想的な状態として考えたものであ
る。ところで、各素子等は、回路の特性上、ゲート遅延
時間を有する。若し、構成回路等のケート遅延時間を考
慮すれば、クロック周波数が２０ＭＨｚ以下の場合に定
常の動作を保証することができる。クロック周波数が２
０ＭＨｚを越える場合、ゲート遅延時間が殆ど発生しな
い素子等に取替えなければならない。
遅延時間がない最も理想的な状態として考えたものであ
る。ところで、各素子等は、回路の特性上、ゲート遅延
時間を有する。若し、構成回路等のケート遅延時間を考
慮すれば、クロック周波数が２０ＭＨｚ以下の場合に定
常の動作を保証することができる。クロック周波数が２
０ＭＨｚを越える場合、ゲート遅延時間が殆ど発生しな
い素子等に取替えなければならない。
【００２０】そして、図４のタイミング図において、デ
ータストローブ信号（ＤＳ）とアドレスストローブ信号
（ＡＳ）とがハイレベルで、アクテイブとなった例であ
り、もし、構成素子等がデータストローブ信号（ＤＳ）
とアドレスストローブ信号（ＡＳ）とがローレベルでア
クティブとなった場合、図４のタイミング図におけるデ
ータストローブ信号とアドレスストローブ信号とを反転
させて使用すればよい。
ータストローブ信号（ＤＳ）とアドレスストローブ信号
（ＡＳ）とがハイレベルで、アクテイブとなった例であ
り、もし、構成素子等がデータストローブ信号（ＤＳ）
とアドレスストローブ信号（ＡＳ）とがローレベルでア
クティブとなった場合、図４のタイミング図におけるデ
ータストローブ信号とアドレスストローブ信号とを反転
させて使用すればよい。
【００２１】
【発明の作用効果】上記の如き本発明によれば、マイク
ロプロセッサのアドレスストローブ信号を所定の時間遅
延させ、アドレス情報を伝達し、上記アドレスストロー
ブ信号を上記遅延された信号で論理乗演算してデータを
送受信することにより、異なるバス構造を持っているマ
イクロプロセッサと周辺装置間の正確なインターフェー
スタイミングを処理することができる。
ロプロセッサのアドレスストローブ信号を所定の時間遅
延させ、アドレス情報を伝達し、上記アドレスストロー
ブ信号を上記遅延された信号で論理乗演算してデータを
送受信することにより、異なるバス構造を持っているマ
イクロプロセッサと周辺装置間の正確なインターフェー
スタイミングを処理することができる。
【００２２】本発明は、分離されたバス構造を持つマイ
クロプロセッサの種類や速度に関係無くシステムクロッ
クを利用して、全ての制御信号等を造り出しているの
で、多重化されたバス構造を有する全ての周辺素子等と
の接続に特別の修整作業をおこなわずに使用されうる正
確なインターフェースタイミングを提供することによ
り、システムの信頼性を高める事が出来る効果がある。
クロプロセッサの種類や速度に関係無くシステムクロッ
クを利用して、全ての制御信号等を造り出しているの
で、多重化されたバス構造を有する全ての周辺素子等と
の接続に特別の修整作業をおこなわずに使用されうる正
確なインターフェースタイミングを提供することによ
り、システムの信頼性を高める事が出来る効果がある。
【図１】従来の分離されたバス構造を有するマイクロプ
ロセッサの動作タイミング図
ロセッサの動作タイミング図
【図２】本発明を説明する為の周辺装置のバスタイミン
グ図
グ図
【図３】本発明によるバスインターフェース回路図
【図４】図３によるタイミング図
１０ 第１の遅延手段 ２０ 第２の遅延手段 ３０ 論理乗素子 ４０ 第１のバッファリング手段 ５０ 第２のバッファリング手段 ６０，７０，８０ インバータ １１．２１ Ｄフリップフロップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リ サン レ 大韓民国 キョンキトウ イチョングン ブバルウブ アミリサン 136−１ ヘョ ンデェ ジョンジャ サンオブ ジュシク フェサ内
Claims (3)
- 【請求項１】 コンピュータ又は通信システムにおい
て、マイクロプロセッサのアドレスストローブ信号を遅
延させデータストローブ信号を出力する第１の遅延手段
（１０）と、 上記第１の遅延手段（１０）の出力信号であるデータス
トローブ信号を所定の時間遅延させ周辺装置のデータス
トローブ信号を出力する第２の遅延手段（２０）と、 反転された上記第１の遅延手段（１０）の出力信号とマ
イクロプロセッサのアドレスストローブ信号を論理乗演
算して周辺装置のアドレスストローブ信号を出力する論
理手段（３０）と、 上記第１の遅延手段（１０）の出力信号によりインエー
ブルされ、上記マイクロプロセッサのアドレス情報の伝
達を受ける第１のバッファリング手段（４０）と、 上記論理手段（３０）の出力信号によりインエーブルさ
れ、上記マイクロプロセッサ又は、周辺装置のデータ情
報を送受信する第２のバッフアリング手段（５０）を含
むことを特徴とするバスインターフェース回路。 - 【請求項２】 上記請求項１において、上記第１の遅延
手段（１０）は、Ｄフリップフロップ（１１）と論理乗
素子（１２）により構成されることを特徴とするバスイ
ンターフェース回路。 - 【請求項３】 上記請求項１において、上記第２遅延手
段（２０）は、Ｄフリップフロップ（２１）と論理乗素
子（２２）とにより構成されることを特徴とするバスイ
ンターフェース回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1993-8670 | 1993-05-20 | ||
| KR1019930008670A KR950008661B1 (ko) | 1993-05-20 | 1993-05-20 | 버스 다중화 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07146842A true JPH07146842A (ja) | 1995-06-06 |
Family
ID=19355680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6137747A Pending JPH07146842A (ja) | 1993-05-20 | 1994-05-18 | バスインターフェース回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5530812A (ja) |
| JP (1) | JPH07146842A (ja) |
| KR (1) | KR950008661B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0775960A3 (en) * | 1995-11-21 | 2001-10-24 | International Business Machines Corporation | Bus interface logic system |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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