JPH0689589A - Ｃｍｏｓ集積回路の負電圧を選択的にスイッチングする回路と方法 - Google Patents
Ｃｍｏｓ集積回路の負電圧を選択的にスイッチングする回路と方法Info
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- JPH0689589A JPH0689589A JP10262591A JP10262591A JPH0689589A JP H0689589 A JPH0689589 A JP H0689589A JP 10262591 A JP10262591 A JP 10262591A JP 10262591 A JP10262591 A JP 10262591A JP H0689589 A JPH0689589 A JP H0689589A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- G—PHYSICS
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- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
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Abstract
(57)【要約】 （修正有）
【目的】ＣＭＯＳ集積回路の複数個の部分に対し、負電
圧（−Ｖnn）を選択的にスイッチングする。 【構成】スイッチング／デコーデング・マトリックス１
００が、正電圧（＋Ｖpp）を生ずる正電荷ポンプ装置１
０４を制御するための信号ＶＰＰイネーブルを制御し、
かつ、前記負電圧（−Ｖnn）を生ずる負電荷ポンプ装置
１０６を制御するための信号ＶＮＮイネーブルをさらに
制御する、制御およびデコード論理装置を有する。スイ
ッチング／デコーデング・マトリックス１００はさら
に、スイッチされるべき線路のおのおに対し、スイッチ
ング・モジュール１０８を有する。ＰＭＯＳトランジス
タ（ＰＳ）１１２のゲートは、駆動回路１１０によって
駆動される。駆動回路１１０は前記制御およびデコード
論理装置１０２によって駆動され、かつ、正電荷ポンプ
装置１０４によってえられる正電圧（＋Ｖpp）を受け取
るように接続される。
圧（−Ｖnn）を選択的にスイッチングする。 【構成】スイッチング／デコーデング・マトリックス１
００が、正電圧（＋Ｖpp）を生ずる正電荷ポンプ装置１
０４を制御するための信号ＶＰＰイネーブルを制御し、
かつ、前記負電圧（−Ｖnn）を生ずる負電荷ポンプ装置
１０６を制御するための信号ＶＮＮイネーブルをさらに
制御する、制御およびデコード論理装置を有する。スイ
ッチング／デコーデング・マトリックス１００はさら
に、スイッチされるべき線路のおのおに対し、スイッチ
ング・モジュール１０８を有する。ＰＭＯＳトランジス
タ（ＰＳ）１１２のゲートは、駆動回路１１０によって
駆動される。駆動回路１１０は前記制御およびデコード
論理装置１０２によって駆動され、かつ、正電荷ポンプ
装置１０４によってえられる正電圧（＋Ｖpp）を受け取
るように接続される。
Description
【０００１】
【産業上の利用分野】本発明は全体的にいえば電子回路
に関するものである。さらに詳細にいえば、本発明はＣ
ＭＯＳ技術集積回路において負電圧を選択的にスイッチ
ングするための回路と方法に関するものである。
に関するものである。さらに詳細にいえば、本発明はＣ
ＭＯＳ技術集積回路において負電圧を選択的にスイッチ
ングするための回路と方法に関するものである。
【０００２】
【従来の技術および問題点】よく知られているように、
集積回路構造体によっては、回路のアースに対して負で
ある電圧を使用することが好ましい。このような電圧
は、いわゆる電荷ポンプ装置によって、チップの上で作
られる。このような応用の典型的な例はＤＲＡＭメモリ
の場合であり、およびフラッシュＥＥＰＲＯＭメモリの
場合である。
集積回路構造体によっては、回路のアースに対して負で
ある電圧を使用することが好ましい。このような電圧
は、いわゆる電荷ポンプ装置によって、チップの上で作
られる。このような応用の典型的な例はＤＲＡＭメモリ
の場合であり、およびフラッシュＥＥＰＲＯＭメモリの
場合である。
【０００３】もしこのような負電圧をスイッチングする
ことができるならば、これらの回路の特性は、特にフラ
ッシュＥＥＰＲＯＭメモリの特性は著しく改善されるで
あろう。Ｎ形ウエルＣＭＯＳ技術では、Ｎチャンネル装
置をこの目的のために使用することができない。それ
は、集積回路のＰ形基板の中にこれらの装置が組み込ま
れていて、それらのソース／ドレイン端子を負電圧にさ
らすことができないからである。したがって、ＰＮ接合
を順方向にバイアスすることができなく、このことは負
電圧発生器（電荷ポンプ装置）のブレーク・ダウンの原
因となるであろう。
ことができるならば、これらの回路の特性は、特にフラ
ッシュＥＥＰＲＯＭメモリの特性は著しく改善されるで
あろう。Ｎ形ウエルＣＭＯＳ技術では、Ｎチャンネル装
置をこの目的のために使用することができない。それ
は、集積回路のＰ形基板の中にこれらの装置が組み込ま
れていて、それらのソース／ドレイン端子を負電圧にさ
らすことができないからである。したがって、ＰＮ接合
を順方向にバイアスすることができなく、このことは負
電圧発生器（電荷ポンプ装置）のブレーク・ダウンの原
因となるであろう。
【０００４】もし負電圧を選択的にスイッチングするこ
とができるならば、集積回路へのＣＭＯＳ技術の応用の
分野において、著しい改良のえられる場合が沢山ある。
とができるならば、集積回路へのＣＭＯＳ技術の応用の
分野において、著しい改良のえられる場合が沢山ある。
【０００５】例えば、フラッシュＥＥＰＲＯＭメモリ
は、通常は、チップの内部で生ずる負電圧によって全体
的に消去されるが、もしメモリの単一行または単一ワー
ドに負電圧を選択的に加えることができるならば、フラ
ッシュＥＥＰＲＯＭメモリは標準形ＥＥＰＲＯＭメモリ
として動作することができるであろう。また別の例とし
て、多重状態論理装置を実施する場合がある。特に、３
状態論理装置では＋１、０、−１の３状態を扱い、ここ
で論理状態−１は負電圧に付随する状態である。
は、通常は、チップの内部で生ずる負電圧によって全体
的に消去されるが、もしメモリの単一行または単一ワー
ドに負電圧を選択的に加えることができるならば、フラ
ッシュＥＥＰＲＯＭメモリは標準形ＥＥＰＲＯＭメモリ
として動作することができるであろう。また別の例とし
て、多重状態論理装置を実施する場合がある。特に、３
状態論理装置では＋１、０、−１の３状態を扱い、ここ
で論理状態−１は負電圧に付随する状態である。
【０００６】現在のＣＭＯＳ技術は、多くの場合、共通
のＰ形基板の中に組み込まれたＮチャンネル装置に基づ
いている。（このＰ形基板はこの集積回路のベース材料
と一致し、そしてアースに接続される。）一方、Ｐチャ
ンネル装置は、わざわざ拡散で作成されたＮ形領域（Ｎ
形ウエル）の内部に作成される。したがって、Ｐ形装置
は独立な基板を頼りにしているが、一方、この可能性は
Ｎチャンネル装置に対し存在しない。
のＰ形基板の中に組み込まれたＮチャンネル装置に基づ
いている。（このＰ形基板はこの集積回路のベース材料
と一致し、そしてアースに接続される。）一方、Ｐチャ
ンネル装置は、わざわざ拡散で作成されたＮ形領域（Ｎ
形ウエル）の内部に作成される。したがって、Ｐ形装置
は独立な基板を頼りにしているが、一方、この可能性は
Ｎチャンネル装置に対し存在しない。
【０００７】電圧Ｖccより高い、局所的に発生された正
電圧Ｖppは、Ｎチャンネル・トランジスタとＰチャンネ
ル・トランジスタとで作成されたデコード回路を用い
て、選択的に容易にスイッチングすることができる。こ
の場合、Ｐチャンネル装置の基板はＶppにバイアスされ
る。理論的には、アース電圧よりも低い、局所的に発生
された負電圧−Ｖnnを選択的にスイッチングすることは
また可能であるが、実際には実行できない。それは、Ｎ
チャンネル・トランジスタの基板を電圧−Ｖnnに接続す
ることは実行不可能であるからである。
電圧Ｖppは、Ｎチャンネル・トランジスタとＰチャンネ
ル・トランジスタとで作成されたデコード回路を用い
て、選択的に容易にスイッチングすることができる。こ
の場合、Ｐチャンネル装置の基板はＶppにバイアスされ
る。理論的には、アース電圧よりも低い、局所的に発生
された負電圧−Ｖnnを選択的にスイッチングすることは
また可能であるが、実際には実行できない。それは、Ｎ
チャンネル・トランジスタの基板を電圧−Ｖnnに接続す
ることは実行不可能であるからである。
【０００８】明らかに、問題点は、Ｐチャンネル・トラ
ンジスタだけとコンデンサとを用いて、電荷ポンプ技術
により、チップ上にアース電圧より低い電圧を作るとい
うことではない。けれども、ＣＭＯＳ技術において、現
在の解決法は、チップの内部の種々の部分へ負電圧を選
択的に経路を定めて送ることではない。
ンジスタだけとコンデンサとを用いて、電荷ポンプ技術
により、チップ上にアース電圧より低い電圧を作るとい
うことではない。けれども、ＣＭＯＳ技術において、現
在の解決法は、チップの内部の種々の部分へ負電圧を選
択的に経路を定めて送ることではない。
【０００９】
【発明が解決しようとする課題】したがって、産業界に
おいて、ＣＭＯＳ集積回路の各部分へ、負電圧（−
Ｖnn）を選択的にスイッチングするための方法と装置に
対する必要が高まっていることがわかる。
おいて、ＣＭＯＳ集積回路の各部分へ、負電圧（−
Ｖnn）を選択的にスイッチングするための方法と装置に
対する必要が高まっていることがわかる。
【００１０】
【課題を解決するための手段】複数個の接続点のうちの
選定された接続点に負電圧を選択的にスイッチングする
ための方法と回路がえられる。
選定された接続点に負電圧を選択的にスイッチングする
ための方法と回路がえられる。
【００１１】負電圧源は負電圧を供給する。スイッチン
グ素子が、前記負電圧と前記接続点のそれぞれとの間に
接続される。前記スイッチング素子は、前記負電圧より
も負方向に大きな大きさを有する制御電圧に応答して動
作することにより、前記負電圧を前記それぞれの接続点
に導電することができる。正電圧源は、前記負電圧より
も大きな大きさを有する正電圧を供給する。接続点のお
のおのに付随する駆動回路は、制御信号に応答して、前
記正電圧と大きさがほぼ等しい負制御電圧を発生する。
前記負制御電圧を発生するために、制御回路は、選定さ
れた接続点に付随する前記駆動回路に対し、制御信号を
発生する。
グ素子が、前記負電圧と前記接続点のそれぞれとの間に
接続される。前記スイッチング素子は、前記負電圧より
も負方向に大きな大きさを有する制御電圧に応答して動
作することにより、前記負電圧を前記それぞれの接続点
に導電することができる。正電圧源は、前記負電圧より
も大きな大きさを有する正電圧を供給する。接続点のお
のおのに付随する駆動回路は、制御信号に応答して、前
記正電圧と大きさがほぼ等しい負制御電圧を発生する。
前記負制御電圧を発生するために、制御回路は、選定さ
れた接続点に付随する前記駆動回路に対し、制御信号を
発生する。
【００１２】
【実施例】本発明のさらに詳細な点と利点は、添付図面
を参照しての下記説明により明らかになるであろう。添
付図面には、いくつかの先行技術による解決法と本発明
の好ましい実施例が示されている。添付図面は例示のた
めのものであって、本発明がそれらに限定されることを
意味するものではない。
を参照しての下記説明により明らかになるであろう。添
付図面には、いくつかの先行技術による解決法と本発明
の好ましい実施例が示されている。添付図面は例示のた
めのものであって、本発明がそれらに限定されることを
意味するものではない。
【００１３】負電圧をスイッチングするための効果的な
技術が利用できるようになれば大きな利点がえられるの
で、これまでに種々の可能性が調べられている。
技術が利用できるようになれば大きな利点がえられるの
で、これまでに種々の可能性が調べられている。
【００１４】第１に、Ｎチャンネル・トランジスタのみ
から成るデコーデング方式が図１に示されている。図１
において、電圧の大きさは次の関係式によって表され
る。
から成るデコーデング方式が図１に示されている。図１
において、電圧の大きさは次の関係式によって表され
る。
【外１】 この解決法の欠点は、負電圧をスイッチングするという
問題点を避けることができないということである。実
際、スイッチング用Ｐチャンネル・トランジスタ（Ｐi
またはＰj ）を制御する負電圧
問題点を避けることができないということである。実
際、スイッチング用Ｐチャンネル・トランジスタ（Ｐi
またはＰj ）を制御する負電圧
【外２】 ければならない。
【００１５】第２に、ＰＮ接合を順方向にバイアスする
問題点を解決するために、任意のＰチャンネル装置の構
造体または任意のＮチャンネル装置の構造体を分離して
バイアスすることができるように（シリコン・オン・絶
縁体ＣＭＯＳ工程と同様に）、ＣＭＯＳツイン・ウエル
技術が誘電体分離と組み合わされるという欠点が存在す
る。この場合には、処理コストが非常に高いというのが
欠点であり、そしてこの欠点は、関連する装置が広く消
費される性質のものであるとして埋め合わせられるもの
ではない。
問題点を解決するために、任意のＰチャンネル装置の構
造体または任意のＮチャンネル装置の構造体を分離して
バイアスすることができるように（シリコン・オン・絶
縁体ＣＭＯＳ工程と同様に）、ＣＭＯＳツイン・ウエル
技術が誘電体分離と組み合わされるという欠点が存在す
る。この場合には、処理コストが非常に高いというのが
欠点であり、そしてこの欠点は、関連する装置が広く消
費される性質のものであるとして埋め合わせられるもの
ではない。
【００１６】第３は、意図的に作成されたＰチャンネル
・デプレッション形トランジスタの利用が図２に示され
ており、そこでは電圧の大きさは次の関係式によって表
される。
・デプレッション形トランジスタの利用が図２に示され
ており、そこでは電圧の大きさは次の関係式によって表
される。
【外３】 ここで、ＶＴはトランジスタの閾値電圧を表す。レベル
・シフタ（ＬＳ）回路の詳細な実施例が図３ｂに示され
ている。この解決法の主要な欠点は、この回路は有限で
あることであり、そして
・シフタ（ＬＳ）回路の詳細な実施例が図３ｂに示され
ている。この解決法の主要な欠点は、この回路は有限で
あることであり、そして
【外４】 である。この解のまた別の欠点は、現在のＣＭＯＳ技術
に非標準的処理段階が加わることであり、およびかなり
の量の制御回路が加わることである。
に非標準的処理段階が加わることであり、およびかなり
の量の制御回路が加わることである。
【００１７】第４は、従来の論理信号によって選択的に
作動される多数個の（メモリの各行当り１個または各ワ
ード当たり１個の）負電荷ポンプ装置を使用すること
は、電荷ポンプ装置の数を急激に増大させるという欠点
を有し、したがって、シリコンの面積領域を過大に消費
するという欠点を有する。
作動される多数個の（メモリの各行当り１個または各ワ
ード当たり１個の）負電荷ポンプ装置を使用すること
は、電荷ポンプ装置の数を急激に増大させるという欠点
を有し、したがって、シリコンの面積領域を過大に消費
するという欠点を有する。
【００１８】本発明の枠内において、新規なデコーデン
グ方式が考案され、そしてそれが以下で説明される。こ
のデコーデング方式はブートストラップ技術に基づいて
おり、およびＰチャンネル・トランジスタのみを使用す
ることに基づいている。このような新規な解決法は、シ
リコンの面積領域占有の点での効率の観点から、新しい
特性と応用に大きな道を開くものである。
グ方式が考案され、そしてそれが以下で説明される。こ
のデコーデング方式はブートストラップ技術に基づいて
おり、およびＰチャンネル・トランジスタのみを使用す
ることに基づいている。このような新規な解決法は、シ
リコンの面積領域占有の点での効率の観点から、新しい
特性と応用に大きな道を開くものである。
【００１９】本発明は、従来実行されていたまたは仮定
されていた解決法の欠点を解決し、そしてプロセスを変
更することなくＣＭＯＳ集積回路の任意の部分に対し局
所的に発生する負電圧をスイッチングすることができる
回路解決法をうるさいの欠点を解決することができる。
されていた解決法の欠点を解決し、そしてプロセスを変
更することなくＣＭＯＳ集積回路の任意の部分に対し局
所的に発生する負電圧をスイッチングすることができる
回路解決法をうるさいの欠点を解決することができる。
【００２０】このような目的は、レベル・シフタまたは
アダプタ回路の出力と、１対のトランジスタのソースと
ドレインとの間の接続点と、の間に挿入されたコンデン
サにより、従来のブートストラッピング効果を使うこと
によってえられる。この１対のトランジスタが駆動され
ることにより、このような接続点が制御され、それによ
りコンデンサを絶縁することができる。
アダプタ回路の出力と、１対のトランジスタのソースと
ドレインとの間の接続点と、の間に挿入されたコンデン
サにより、従来のブートストラッピング効果を使うこと
によってえられる。この１対のトランジスタが駆動され
ることにより、このような接続点が制御され、それによ
りコンデンサを絶縁することができる。
【００２１】好ましい実施例の詳細図において、ＣＭＯ
Ｓ集積回路のＮ形部分へ負電圧（−Ｖnn）を選択的にス
イッチングするための回路と方法とによって、この目的
が達成される。この回路は、スイッチング／デコーデン
グ・マトリックス１００を有する。スイッチング／デコ
ーデング・マトリックス１００は、制御およびデコード
論理ＣＤＬ装置１０２を有する。制御およびデコード論
理装置１０２は、正電圧＋Ｖppを生ずる正電荷ポンプＰ
ＣＰ装置１０４を制御するための信号ＶＰＰイネーブル
を制御し、およびさらに、前記負電圧−Ｖnnを生ずる負
電荷ポンプＮＣＰ装置１０６を制御するための信号ＶＮ
Ｎイネーブルを制御する。スイッチング／デコーデング
・マトリックス１００はさらに、スイッチングされる線
路のおのおのに対して、スイッチング・モジュール１０
８を有する。スイッチング・モジュール１０８はＰＭＯ
ＳトランジスタＰＳを有する。このＰＭＯＳトランジス
タＰＳのソースは前記線路に接続され、そしてそのドレ
インは前記負電荷ポンプＮＣＰ装置１０６によって発生
された前記負電圧−Ｖnnを受け取るように接続される。
ＰＭＯＳトランジスタＰＳのゲートは駆動回路に接続さ
れ、そしてこの駆動回路は前記制御およびデコード論理
ＣＤＬ装置１０２によって駆動される。ＰＭＯＳトラン
ジスタＰＳのゲートはまた、前記正電荷ポンプＰＣＰ装
置１０４によって供給される正電圧＋Ｖppを受け取るよ
うに接続される。
Ｓ集積回路のＮ形部分へ負電圧（−Ｖnn）を選択的にス
イッチングするための回路と方法とによって、この目的
が達成される。この回路は、スイッチング／デコーデン
グ・マトリックス１００を有する。スイッチング／デコ
ーデング・マトリックス１００は、制御およびデコード
論理ＣＤＬ装置１０２を有する。制御およびデコード論
理装置１０２は、正電圧＋Ｖppを生ずる正電荷ポンプＰ
ＣＰ装置１０４を制御するための信号ＶＰＰイネーブル
を制御し、およびさらに、前記負電圧−Ｖnnを生ずる負
電荷ポンプＮＣＰ装置１０６を制御するための信号ＶＮ
Ｎイネーブルを制御する。スイッチング／デコーデング
・マトリックス１００はさらに、スイッチングされる線
路のおのおのに対して、スイッチング・モジュール１０
８を有する。スイッチング・モジュール１０８はＰＭＯ
ＳトランジスタＰＳを有する。このＰＭＯＳトランジス
タＰＳのソースは前記線路に接続され、そしてそのドレ
インは前記負電荷ポンプＮＣＰ装置１０６によって発生
された前記負電圧−Ｖnnを受け取るように接続される。
ＰＭＯＳトランジスタＰＳのゲートは駆動回路に接続さ
れ、そしてこの駆動回路は前記制御およびデコード論理
ＣＤＬ装置１０２によって駆動される。ＰＭＯＳトラン
ジスタＰＳのゲートはまた、前記正電荷ポンプＰＣＰ装
置１０４によって供給される正電圧＋Ｖppを受け取るよ
うに接続される。
【００２２】好ましい実施例である図３ａにおいて、前
記ブーストラッピング効果駆動回路（駆動回路i ）はコ
ンデンサＣi を有する。コンデンサＣi の１つの端子は
レベル・シフタまたはアダプタ回路ＬＳi の出力に接続
され、そしてもう１つの端子は第１ＰＭＯＳトランジス
タＰＵi のドレインと第２ＰＭＯＳトランジスタＰＤ i
のソースとの間の相互接続点に接続される。前記トラン
ジスタＰＵi のソースは電圧源ＶCCに接続され、そして
前記トランジスタＰＤi のドレインはアースに接続され
る。これらのトランジスタのおのおののゲートは、前記
制御およびデコード論理ＣＤＬ装置によって直接に駆動
される。（信号リストアi がトランジスタＰＵi のゲー
トに接続され、そして信号セレクトi がトランジスタＰ
Ｄi のゲートに接続される。）
記ブーストラッピング効果駆動回路（駆動回路i ）はコ
ンデンサＣi を有する。コンデンサＣi の１つの端子は
レベル・シフタまたはアダプタ回路ＬＳi の出力に接続
され、そしてもう１つの端子は第１ＰＭＯＳトランジス
タＰＵi のドレインと第２ＰＭＯＳトランジスタＰＤ i
のソースとの間の相互接続点に接続される。前記トラン
ジスタＰＵi のソースは電圧源ＶCCに接続され、そして
前記トランジスタＰＤi のドレインはアースに接続され
る。これらのトランジスタのおのおののゲートは、前記
制御およびデコード論理ＣＤＬ装置によって直接に駆動
される。（信号リストアi がトランジスタＰＵi のゲー
トに接続され、そして信号セレクトi がトランジスタＰ
Ｄi のゲートに接続される。）
【００２３】図５に示されているまた別の実施例におい
て、デコード・マトリックスは、２ N 個の線路に対し負
電圧をスイッチングするために、ＰＭＯＳトランジスタ
の木構造を駆動するように２・Ｎ個の駆動回路を有す
る。
て、デコード・マトリックスは、２ N 個の線路に対し負
電圧をスイッチングするために、ＰＭＯＳトランジスタ
の木構造を駆動するように２・Ｎ個の駆動回路を有す
る。
【００２４】図３ａは、本発明による負電圧に対するス
イッチング／デコーデング・マトリックスの理論的方式
を示した図面である。この実施例はＥＥＰＲＯＭ回路に
特に関連したものであるが、その着想は新規であり、こ
の他のいずれの応用に対しても適用することができる。
イッチング／デコーデング・マトリックスの理論的方式
を示した図面である。この実施例はＥＥＰＲＯＭ回路に
特に関連したものであるが、その着想は新規であり、こ
の他のいずれの応用に対しても適用することができる。
【００２５】好ましい実施例は、次のブロックまたは主
要なモジュールを有する。 （イ） Ｖccより大きな正電圧Ｖppを生ずる電荷ポンプ
装置ＰＣＰ１０４、（ロ） アース電圧より低い負電圧
−Ｖnnを生ずる電荷ポンプ装置１０６、（ハ） 制御お
よびデコード論理ＣＤＬ装置１０２、（ニ） 集積回路
の各線路に対して１つずつの、具体的には各メモリ行に
対して１つずつの、スイッチング・モジュールまたはス
イッチング素子１０８の順序付きセットまたはモザイ
ク。これらのメモリ行のおのおのに対し、負電圧−Ｖnn
が選択的に加えられる。
要なモジュールを有する。 （イ） Ｖccより大きな正電圧Ｖppを生ずる電荷ポンプ
装置ＰＣＰ１０４、（ロ） アース電圧より低い負電圧
−Ｖnnを生ずる電荷ポンプ装置１０６、（ハ） 制御お
よびデコード論理ＣＤＬ装置１０２、（ニ） 集積回路
の各線路に対して１つずつの、具体的には各メモリ行に
対して１つずつの、スイッチング・モジュールまたはス
イッチング素子１０８の順序付きセットまたはモザイ
ク。これらのメモリ行のおのおのに対し、負電圧−Ｖnn
が選択的に加えられる。
【００２６】この回路の全体的な動作は、図４の流れ図
に示されている。けれども、この動作を説明する前に、
回路の構造を図３ａおよび図３ｂを参照して説明する。
に示されている。けれども、この動作を説明する前に、
回路の構造を図３ａおよび図３ｂを参照して説明する。
【００２７】図３ａにおいてまずわかることは、駆動回
路１１０を有するスイッチング・モジュール１０８が、
負電圧が分配されるべきｎ個の線路のおのおのに対して
そなえられることである。ここで、ｎは１，・・・，
ｉ，ｊ，・・・，Ｎに等しい。図面を簡単にするため
に、当然のこととして回路は２個の線路ｉおよびｊに限
定された。図面からわかるように、スイッチング要素装
置１０８のおのおのは駆動回路１１０を有する。駆動回
路１１０はＤＭＯＳトランジスタＰＳ１１２を駆動す
る。ＤＭＯＳトランジスタＰＳ１１２のソースは線路１
１４に接続され、そして線路１１４は、例えば、クリア
されなければならないメモリ行またはワードに到達して
いる。各トランジスタＰＳ１１２のドレインは負電荷ポ
ンプ装置１０６に接続されて、電圧−Ｖnnを受け取る。
路１１０を有するスイッチング・モジュール１０８が、
負電圧が分配されるべきｎ個の線路のおのおのに対して
そなえられることである。ここで、ｎは１，・・・，
ｉ，ｊ，・・・，Ｎに等しい。図面を簡単にするため
に、当然のこととして回路は２個の線路ｉおよびｊに限
定された。図面からわかるように、スイッチング要素装
置１０８のおのおのは駆動回路１１０を有する。駆動回
路１１０はＤＭＯＳトランジスタＰＳ１１２を駆動す
る。ＤＭＯＳトランジスタＰＳ１１２のソースは線路１
１４に接続され、そして線路１１４は、例えば、クリア
されなければならないメモリ行またはワードに到達して
いる。各トランジスタＰＳ１１２のドレインは負電荷ポ
ンプ装置１０６に接続されて、電圧−Ｖnnを受け取る。
【００２８】駆動回路１１０のおのおのはレベル・シフ
タ回路ＬＳn １１３を有する。レベル・シフタ回路ＬＳ
n １１３は、制御およびデコード論理装置１０２からそ
れぞれの選定信号セレクトを受け取り、かつ、正電荷ポ
ンプＰＣＰ装置１０４から正電圧＋Ｖppを受け取り、そ
してその出力は、コンデンサＣn １１５と（ゲートnと
記されている）接続点１１７とを通して、スイッチング
要素装置１０８の前記トランジスタＰＳn のゲートに接
続される。さらに、駆動回路１１０は、縦続接続された
２個のＰＭＯＳトランジスタＰＤn １１９およひＰＵn
１１６を有する。トランジスタＰＤn １１９のドレイン
はアースＧＮＤに接続され、そしてトランジスタＰＵn
１１６のソースは電圧源Ｖccに接続される。トランジス
タＰＤn１１９は、制御およびデコード論理ＣＤＬ装置
１０２により、そのゲートに前記選定信号セレクトn が
直接加えられることによって駆動される。一方、トラン
ジスタＰＵn １１６は、そのゲートに、ＣＤＬ１０２に
よりリセット信号リストア n が直接加えられることによ
って駆動される。
タ回路ＬＳn １１３を有する。レベル・シフタ回路ＬＳ
n １１３は、制御およびデコード論理装置１０２からそ
れぞれの選定信号セレクトを受け取り、かつ、正電荷ポ
ンプＰＣＰ装置１０４から正電圧＋Ｖppを受け取り、そ
してその出力は、コンデンサＣn １１５と（ゲートnと
記されている）接続点１１７とを通して、スイッチング
要素装置１０８の前記トランジスタＰＳn のゲートに接
続される。さらに、駆動回路１１０は、縦続接続された
２個のＰＭＯＳトランジスタＰＤn １１９およひＰＵn
１１６を有する。トランジスタＰＤn １１９のドレイン
はアースＧＮＤに接続され、そしてトランジスタＰＵn
１１６のソースは電圧源Ｖccに接続される。トランジス
タＰＤn１１９は、制御およびデコード論理ＣＤＬ装置
１０２により、そのゲートに前記選定信号セレクトn が
直接加えられることによって駆動される。一方、トラン
ジスタＰＵn １１６は、そのゲートに、ＣＤＬ１０２に
よりリセット信号リストア n が直接加えられることによ
って駆動される。
【００２９】図３ｂはレベル・シフト回路ＬＳ１１３の
方式を示した図面であって、４個のＣＭＯＳトランジス
タが図面に示されているように接続される。詳細にいえ
ば、第１トランジスタＴＳ１のドレインはこの回路の入
力であり、ＴＳ１のゲートは電圧Ｖccに接続され、およ
びＴＳ１のソースは第２トランジスタＴＳ２のドレイン
に接続される。ＴＳ２のソースは正電荷ポンプＰＣＰ装
置からの正電圧Ｖppに接続される。ＴＳ１のソースはま
た、トランジスタＴＳ３とトランジスタＴＳ４のゲート
に接続される。ＴＳ３のソースはアース電位ＧＮＤに接
続され、そしてＴＳ４のソースは、前記正電荷ポンプＰ
ＣＰ装置の正電圧Ｖppに接続される。トランジスタＴＳ
３のドレインとトランジスタＴＳ４のドレインを相互に
接続した接続点がこの回路の出力であり、そしてこの接
続点はまたトランジスタＴＳ２のゲートに接続される。
方式を示した図面であって、４個のＣＭＯＳトランジス
タが図面に示されているように接続される。詳細にいえ
ば、第１トランジスタＴＳ１のドレインはこの回路の入
力であり、ＴＳ１のゲートは電圧Ｖccに接続され、およ
びＴＳ１のソースは第２トランジスタＴＳ２のドレイン
に接続される。ＴＳ２のソースは正電荷ポンプＰＣＰ装
置からの正電圧Ｖppに接続される。ＴＳ１のソースはま
た、トランジスタＴＳ３とトランジスタＴＳ４のゲート
に接続される。ＴＳ３のソースはアース電位ＧＮＤに接
続され、そしてＴＳ４のソースは、前記正電荷ポンプＰ
ＣＰ装置の正電圧Ｖppに接続される。トランジスタＴＳ
３のドレインとトランジスタＴＳ４のドレインを相互に
接続した接続点がこの回路の出力であり、そしてこの接
続点はまたトランジスタＴＳ２のゲートに接続される。
【００３０】回路の動作を図３ａ、図３ｂおよひ図４を
参照して説明する。
参照して説明する。
【００３１】電源スイッチをオンにすると、図４に示さ
れているように、回路は遷移Ｔ０を通してセトルメント
（アイドル）の状態に設定される。
れているように、回路は遷移Ｔ０を通してセトルメント
（アイドル）の状態に設定される。
【００３２】アイドル状態において、次の状態が起こ
る。（下記の考察において、ｎ＝０，１，・・・，ｉ，
ｊ，・・・，Ｎである。） −図３ａに示されている信号ＶＰＰイネーブルおよび信
号ＶＮＮイーブル、すなわち、電荷ポンプ装置ＰＣＰ１
０４およびＮＣＰ１０６をイネーブルにするために、制
御およびデコード論理装置１０２から供給されるイネー
ブル信号は、いずれもオフである。したがって、両方の
ポンプ装置は不活性である。すなわち、Ｖpp＝Ｖccおよ
び−Ｖnn＝アースである。 −制御およびデコード論理装置１０２がＮ個の駆動回路
に供給するセレクトnは、セレクトn ＝Ｖccである。し
たがって、レベル・シフタ回路ＬＳn １１３の出力信
号、すなわち、ＬＳアウトn ＝アースであり、そしてト
ランジスタＰＤn１１９はオフである。 −制御およびデコード論理装置１０２により同じＮ個の
駆動回路に加えられる信号リストアn は、リストアn ＝
アースである。したがって、トランジスタＰＵ n １１６
は導電状態であり、そして接続点ゲートn 上の信号はＶ
ccに等しい。
る。（下記の考察において、ｎ＝０，１，・・・，ｉ，
ｊ，・・・，Ｎである。） −図３ａに示されている信号ＶＰＰイネーブルおよび信
号ＶＮＮイーブル、すなわち、電荷ポンプ装置ＰＣＰ１
０４およびＮＣＰ１０６をイネーブルにするために、制
御およびデコード論理装置１０２から供給されるイネー
ブル信号は、いずれもオフである。したがって、両方の
ポンプ装置は不活性である。すなわち、Ｖpp＝Ｖccおよ
び−Ｖnn＝アースである。 −制御およびデコード論理装置１０２がＮ個の駆動回路
に供給するセレクトnは、セレクトn ＝Ｖccである。し
たがって、レベル・シフタ回路ＬＳn １１３の出力信
号、すなわち、ＬＳアウトn ＝アースであり、そしてト
ランジスタＰＤn１１９はオフである。 −制御およびデコード論理装置１０２により同じＮ個の
駆動回路に加えられる信号リストアn は、リストアn ＝
アースである。したがって、トランジスタＰＵ n １１６
は導電状態であり、そして接続点ゲートn 上の信号はＶ
ccに等しい。
【００３３】その結果、アイドル状態において、すべて
のトランジスタはオフになり、そしてコンデンサn の両
端の電圧ＶＣn （接続点ゲートn を基準とした電圧）は
−Ｖ ccに等しい。
のトランジスタはオフになり、そしてコンデンサn の両
端の電圧ＶＣn （接続点ゲートn を基準とした電圧）は
−Ｖ ccに等しい。
【００３４】負電圧−ＶnnがＮ個の線路のうちの線路i
にスイッチングされなければならない時、遷移Ｔ０１は
回路を次の状態「電荷ポンプ装置・オン」に設定し、そ
してそれから遷移Ｔ１は回路を予め充電する状態に設定
する。
にスイッチングされなければならない時、遷移Ｔ０１は
回路を次の状態「電荷ポンプ装置・オン」に設定し、そ
してそれから遷移Ｔ１は回路を予め充電する状態に設定
する。
【００３５】このような場合、次の条件が成立する。 −信号ＶＰＰイネーブルと信号ＶＮＮイネーブルの両方
が高レベルである。したがって、電荷ポンプ装置ＰＣＰ
およびＮＣＰがオン、すなわち、活性状態にある。換言
すれば、Ｖpp＝＋１８ボルトであり、および−Ｖnn＝−
１１ボルトである。これらの電圧値はいずれも典型的な
場合の値である。
が高レベルである。したがって、電荷ポンプ装置ＰＣＰ
およびＮＣＰがオン、すなわち、活性状態にある。換言
すれば、Ｖpp＝＋１８ボルトであり、および−Ｖnn＝−
１１ボルトである。これらの電圧値はいずれも典型的な
場合の値である。
【００３６】この結果として、電荷ポンプ装置ＰＣＰお
よびＮＣＰのオン状態はすべてのトランジスタＰＳn が
カットオフであるのと一致し、そしてコンデンサＣn の
両端の電圧ＶＣn が−Ｖcc（Ｃn の極板間に示された矢
印のように、接続点ゲートnを基準として測った電圧）
に等しいのと一致する。
よびＮＣＰのオン状態はすべてのトランジスタＰＳn が
カットオフであるのと一致し、そしてコンデンサＣn の
両端の電圧ＶＣn が−Ｖcc（Ｃn の極板間に示された矢
印のように、接続点ゲートnを基準として測った電圧）
に等しいのと一致する。
【００３７】「電荷ポンプ装置オン」状態から「予め充
電」状態への遷移Ｔ１において、次の状態が起こる。 −制御およびデコード論理装置１０２が線路i に関係す
るトランジスタＰＵiのゲートに加える信号リストアi
は、Ｖccに等しくなる。したがって、トランジスタＰＵ
i は非導電状態になる、すなわち、オフになる。 −制御およびデコード論理装置１０２が他の線路に関係
しているトランジスタＰＵn のゲートに加える信号リス
トアn （ｎ≠ｉである）は、アースに等しい。したがっ
て、このような残りのトランジスタＰＵn はなお導電状
態にある。 −制御およびデコード論理装置が線路i に再び関係する
レベル・シフタ回路ＬＳi とトランジスタＰＤi のゲー
トとに加える信号セレクトi 、はアースに等しい。した
がって、トランジスタＰＤi は導電状態にある。 −制御およびデコード論理装置１０２が他の線路のレベ
ル・シフタ回路ＬＳnとトランジスタＰＤn のゲートと
に加える信号セレクトn は、Ｖccに等しい。したがっ
て、このような残りのトランジスタＰＤn は導電状態に
はない。
電」状態への遷移Ｔ１において、次の状態が起こる。 −制御およびデコード論理装置１０２が線路i に関係す
るトランジスタＰＵiのゲートに加える信号リストアi
は、Ｖccに等しくなる。したがって、トランジスタＰＵ
i は非導電状態になる、すなわち、オフになる。 −制御およびデコード論理装置１０２が他の線路に関係
しているトランジスタＰＵn のゲートに加える信号リス
トアn （ｎ≠ｉである）は、アースに等しい。したがっ
て、このような残りのトランジスタＰＵn はなお導電状
態にある。 −制御およびデコード論理装置が線路i に再び関係する
レベル・シフタ回路ＬＳi とトランジスタＰＤi のゲー
トとに加える信号セレクトi 、はアースに等しい。した
がって、トランジスタＰＤi は導電状態にある。 −制御およびデコード論理装置１０２が他の線路のレベ
ル・シフタ回路ＬＳnとトランジスタＰＤn のゲートと
に加える信号セレクトn は、Ｖccに等しい。したがっ
て、このような残りのトランジスタＰＤn は導電状態に
はない。
【００３８】このような状態の結果として、予め充電状
態において、レベル・シフタ回路ＬＳi はその出力接続
点ＬＳアウトi をＶppにし、およびトランジスタＰＤi
は接続点ゲートi を電位アース＋ＶＴにする。ここで、
ＶＴはトランジスタＰＤi の閾値電圧を表す。コンデン
サＣi の両端の電圧ＶＣi は、−ＶccからＶpp−ＶＴ
（再び接続点ゲートi を基準とした電圧）へ上昇する。
他のすべてのコンデンサＣn の電圧ＶＣn （ここでｎ≠
ｉ）は、不変のままである、すなわち、−Ｖccに等し
い。
態において、レベル・シフタ回路ＬＳi はその出力接続
点ＬＳアウトi をＶppにし、およびトランジスタＰＤi
は接続点ゲートi を電位アース＋ＶＴにする。ここで、
ＶＴはトランジスタＰＤi の閾値電圧を表す。コンデン
サＣi の両端の電圧ＶＣi は、−ＶccからＶpp−ＶＴ
（再び接続点ゲートi を基準とした電圧）へ上昇する。
他のすべてのコンデンサＣn の電圧ＶＣn （ここでｎ≠
ｉ）は、不変のままである、すなわち、−Ｖccに等し
い。
【００３９】いったん予め充電状態が安定化すると、遷
移Ｔ２はこの回路を次の「選定」の状態にする。
移Ｔ２はこの回路を次の「選定」の状態にする。
【００４０】遷移Ｔ２において、信号セレクトi はＶcc
に等しくなる。したがって、線路iのレベル・シフタ回
路ＬＳi の出力信号ＬＳアウトi は、Ｖppからアースに
移動する。同時に、トランジスタＰＤi は非導電状態に
なり、接続点ゲートi は浮動する。したがって、コンデ
ンサＣi は（漏洩を無視すれば）もはや放電路を有しな
い。コンデンサＣi の両端の電圧ＶＣi ＝Ｖpp−ＶＴは
急には変わることはできないから、接続点ＬＳアウトi
上のレベル・シフタＬＳi の出力のところに起こる遷移
Ｖpp→アースは、接続点ゲートi 上に、対応する遷移ア
ース＋ＶＴ→−Ｖpp＋ＶＴを生ずる。（Ｃi ＞＞Ｃpar
が仮定される。ここで、Ｃpar は接続点ゲートi のすべ
ての寄生静電容量で構成される。Ｃpar の大部分はトラ
ンジスタＰＳi のゲート静電容量である。）したがっ
て、要求通りに、トランジスタＰＳ i のみが選択的に導
電状態にスイッチされ、そして他のすべての線路のトラ
ンジスタＰＳn （ここでｎ≠ｉである）は非導電状態の
ままである。
に等しくなる。したがって、線路iのレベル・シフタ回
路ＬＳi の出力信号ＬＳアウトi は、Ｖppからアースに
移動する。同時に、トランジスタＰＤi は非導電状態に
なり、接続点ゲートi は浮動する。したがって、コンデ
ンサＣi は（漏洩を無視すれば）もはや放電路を有しな
い。コンデンサＣi の両端の電圧ＶＣi ＝Ｖpp−ＶＴは
急には変わることはできないから、接続点ＬＳアウトi
上のレベル・シフタＬＳi の出力のところに起こる遷移
Ｖpp→アースは、接続点ゲートi 上に、対応する遷移ア
ース＋ＶＴ→−Ｖpp＋ＶＴを生ずる。（Ｃi ＞＞Ｃpar
が仮定される。ここで、Ｃpar は接続点ゲートi のすべ
ての寄生静電容量で構成される。Ｃpar の大部分はトラ
ンジスタＰＳi のゲート静電容量である。）したがっ
て、要求通りに、トランジスタＰＳ i のみが選択的に導
電状態にスイッチされ、そして他のすべての線路のトラ
ンジスタＰＳn （ここでｎ≠ｉである）は非導電状態の
ままである。
【００４１】このように、レベル・シフタ回路ＬＳi と
協力して、よく知られたブートストラップ効果がコンデ
ンサＣi について起こり、それにより、コンデンサＣi
の１つの極板上で電圧の変化が起こり、およびさらに接
続点ゲートi と協力して、トランジスタＰＵi およびＰ
Ｄi を正しく駆動することにより、コンデンサＣi の他
の極板を絶縁する。
協力して、よく知られたブートストラップ効果がコンデ
ンサＣi について起こり、それにより、コンデンサＣi
の１つの極板上で電圧の変化が起こり、およびさらに接
続点ゲートi と協力して、トランジスタＰＵi およびＰ
Ｄi を正しく駆動することにより、コンデンサＣi の他
の極板を絶縁する。
【００４２】もし接続点ゲートi の負制御電圧（すなわ
ち、−Ｖpp＋ＶＴ）が−Ｖnn−ＶＴ b よりもさらに負で
あるならば（ここで、ＶＴb は体積効果の影響を受けた
トランジスタＰＳi の閾値電圧である）、負電圧−Ｖnn
は線路i へ全体的に転送れさるであろう。
ち、−Ｖpp＋ＶＴ）が−Ｖnn−ＶＴ b よりもさらに負で
あるならば（ここで、ＶＴb は体積効果の影響を受けた
トランジスタＰＳi の閾値電圧である）、負電圧−Ｖnn
は線路i へ全体的に転送れさるであろう。
【００４３】前記のように、接続点ゲートi には当然漏
洩がある。したがって、コンデンサＣi の静電容量値
は、必要な時間の間、接続点ゲートi に加えられる制御
電圧が十分に負で、条件−Ｖpp＋ＶＴ＜−Ｖnn−ＶＴb
を満たすように設計されることが必要である。非常に長
いスイッチング時間の場合には、静電容量値Ｃi が実際
的でない値になってしまうことを避けるために、適切な
リフレッシュ機構を加えることができる。
洩がある。したがって、コンデンサＣi の静電容量値
は、必要な時間の間、接続点ゲートi に加えられる制御
電圧が十分に負で、条件−Ｖpp＋ＶＴ＜−Ｖnn−ＶＴb
を満たすように設計されることが必要である。非常に長
いスイッチング時間の場合には、静電容量値Ｃi が実際
的でない値になってしまうことを避けるために、適切な
リフレッシュ機構を加えることができる。
【００４４】遷移Ｔ３は回路を状態「電荷ポンプ装置オ
ン」にリセットし、そして回路をセレクト状態のままに
残し、および負電圧−Ｖnnを線路i から取り除く。
ン」にリセットし、そして回路をセレクト状態のままに
残し、および負電圧−Ｖnnを線路i から取り除く。
【００４５】遷移Ｔ３において、制御およびデコード論
理装置１０２により線路i に再び関係したトランジスタ
ＰＵi のゲートに加えられた信号リストアi は、アース
に等しくなる。
理装置１０２により線路i に再び関係したトランジスタ
ＰＵi のゲートに加えられた信号リストアi は、アース
に等しくなる。
【００４６】状態、電荷ポンプ装置オン、に対して、前
記で説明された全体のパターンがリセットされる。具体
的には、トランジスタＰＵi がスイッチングされて導電
状態に戻るので、接続点ゲートi はＶccに戻る。
記で説明された全体のパターンがリセットされる。具体
的には、トランジスタＰＵi がスイッチングされて導電
状態に戻るので、接続点ゲートi はＶccに戻る。
【００４７】この時点において、負電圧−Ｖnnをｎ個の
線路のうちの例えば線路j のような異なる線路にスイッ
チングするために、遷移Ｔ１，Ｔ２，Ｔ３の系列を必要
な回数だけ繰り返すことができる。
線路のうちの例えば線路j のような異なる線路にスイッ
チングするために、遷移Ｔ１，Ｔ２，Ｔ３の系列を必要
な回数だけ繰り返すことができる。
【００４８】遷移Ｔ３０において、制御およびデコード
論理装置１０２は、いずれもオフである電荷ポンプ装置
ＰＣＰ１０４およひＮＣＰ１０６に、信号ＶＰＰイネー
ブルおよびＶＮＮイネーブルを供給する。これら２つの
電荷ポンプ装置ＰＣＰおよびＮＣＰは、いずれもオフ、
すなわち、不活性であり、そしてＶpp＝Ｖccおよび−Ｖ
nn＝アースである。
論理装置１０２は、いずれもオフである電荷ポンプ装置
ＰＣＰ１０４およひＮＣＰ１０６に、信号ＶＰＰイネー
ブルおよびＶＮＮイネーブルを供給する。これら２つの
電荷ポンプ装置ＰＣＰおよびＮＣＰは、いずれもオフ、
すなわち、不活性であり、そしてＶpp＝Ｖccおよび−Ｖ
nn＝アースである。
【００４９】したがって、状態アイドルに対して前記で
説明した全体のパターンが、次のような状態に回復す
る。すなわち、Ｖppの電源および−Ｖnnの電源は不活性
であり、トランジスタＰＳn のすべて（ここでｎ＝１，
・・・，ｉ，ｊ，・・・，Ｎである）が導電状態にあ
り、すべてのコンデンサの両端の電圧ＶＣn が−Ｖ
cc（再び接続点ゲートn を基準とした電圧）に等しい状
態に回復する。
説明した全体のパターンが、次のような状態に回復す
る。すなわち、Ｖppの電源および−Ｖnnの電源は不活性
であり、トランジスタＰＳn のすべて（ここでｎ＝１，
・・・，ｉ，ｊ，・・・，Ｎである）が導電状態にあ
り、すべてのコンデンサの両端の電圧ＶＣn が−Ｖ
cc（再び接続点ゲートn を基準とした電圧）に等しい状
態に回復する。
【００５０】図３ａにおいて、便宜上線路n とスイッチ
ング要素装置n の番号との間に１対１対応が仮定されて
いるけれども、（メモリの場合のように）線路の数が非
常に大きい時には、木デコード構造を採用するのもまた
便利である。
ング要素装置n の番号との間に１対１対応が仮定されて
いるけれども、（メモリの場合のように）線路の数が非
常に大きい時には、木デコード構造を採用するのもまた
便利である。
【００５１】図５には、８個の線路０〜７の場合が示さ
れている。この場合には、６個の駆動回路ａ，反転ａ，
ｂ，反転ｂ，ｃ，反転ｃが必要である。一般的な場合に
は、２N 個の線路の通信には、２×Ｎ個の駆動回路が必
要であろう。具体的な応用では、木構造と１対１構造と
を妥協させた解決法が必要であり、そこでは２つの解決
法を適切に組み合わせることが必要である。
れている。この場合には、６個の駆動回路ａ，反転ａ，
ｂ，反転ｂ，ｃ，反転ｃが必要である。一般的な場合に
は、２N 個の線路の通信には、２×Ｎ個の駆動回路が必
要であろう。具体的な応用では、木構造と１対１構造と
を妥協させた解決法が必要であり、そこでは２つの解決
法を適切に組み合わせることが必要である。
【００５２】さらに、前記のすべての考察は標準形ＣＭ
ＯＳ Ｎ形ウエル技術の仮定に基づいていることがわか
る筈である。けれども、同じ考察を逆の場合、すなわ
ち、すべての装置を反転しかつすべての電圧の極性を反
転するという条件の下で、ＣＭＯＳ Ｐ形ウエル技術に
原理的に適用することができることは明らかである。特
に、この反対の場合の問題点は、Ｖccより大きな正電圧
の選択的スイッチングと、Ｐチャンネルを有するトラン
ジスタの基板が利用可能でないことによる制限を解決し
なけれどならないことである。
ＯＳ Ｎ形ウエル技術の仮定に基づいていることがわか
る筈である。けれども、同じ考察を逆の場合、すなわ
ち、すべての装置を反転しかつすべての電圧の極性を反
転するという条件の下で、ＣＭＯＳ Ｐ形ウエル技術に
原理的に適用することができることは明らかである。特
に、この反対の場合の問題点は、Ｖccより大きな正電圧
の選択的スイッチングと、Ｐチャンネルを有するトラン
ジスタの基板が利用可能でないことによる制限を解決し
なけれどならないことである。
【００５３】本発明の好ましい実施例が前記において説
明されたが、当業者には、本発明の範囲内において種々
の変更のなしうることがわかるであろう。
明されたが、当業者には、本発明の範囲内において種々
の変更のなしうることがわかるであろう。
【００５４】以上の説明に関して更に次の項を開示す
る。
る。
【００５５】（１） 負電圧を供給する負電圧源と、前
記負電圧源とそれぞれの接続点との間に接続され、か
つ、前記負電圧より負方向に大きさがより大きい制御電
圧に応答して前記負電圧を前記それぞれの接続点に導電
するように動作することが可能なスイッチング要素装置
と、前記負電圧より大きな大きさを有する正電圧を供給
する正電圧源と、各接続点に付随し、かつ、制御信号に
応答して前記正電圧の大きさにほぼ等しい大きさの負制
御電圧を発生する駆動回路と、前記負制御電圧を発生す
るために選定された接続点に付随する前記駆動回路に制
御信号を生ずる制御回路と、を有する、複数個の接続点
のうちの選定された接続点に負電圧を選択的にスイッチ
ングするための回路。
記負電圧源とそれぞれの接続点との間に接続され、か
つ、前記負電圧より負方向に大きさがより大きい制御電
圧に応答して前記負電圧を前記それぞれの接続点に導電
するように動作することが可能なスイッチング要素装置
と、前記負電圧より大きな大きさを有する正電圧を供給
する正電圧源と、各接続点に付随し、かつ、制御信号に
応答して前記正電圧の大きさにほぼ等しい大きさの負制
御電圧を発生する駆動回路と、前記負制御電圧を発生す
るために選定された接続点に付随する前記駆動回路に制
御信号を生ずる制御回路と、を有する、複数個の接続点
のうちの選定された接続点に負電圧を選択的にスイッチ
ングするための回路。
【００５６】（２） 第１項において、前記電圧源が負
電荷ポンプ装置を有する、前記回路。
電荷ポンプ装置を有する、前記回路。
【００５７】（３） 第２項において、前記負電荷ポン
プ装置が前記制御回路からの制御信号に応答して動作す
ることにより第１負電圧レベルおよび第２負電圧レベル
を選択的に供給することができる、前記回路。
プ装置が前記制御回路からの制御信号に応答して動作す
ることにより第１負電圧レベルおよび第２負電圧レベル
を選択的に供給することができる、前記回路。
【００５８】（４） 第１項において、前記正電圧源が
正電荷ポンプ装置を有する、前記回路。
正電荷ポンプ装置を有する、前記回路。
【００５９】（５） 第４項において、前記正電荷ポン
プ装置が前記制御回路からの制御信号に応答して動作す
ることにより第１正電圧レベルおよび第２正電圧レベル
を選択的に供給することができる、前記回路。
プ装置が前記制御回路からの制御信号に応答して動作す
ることにより第１正電圧レベルおよび第２正電圧レベル
を選択的に供給することができる、前記回路。
【００６０】（６） 第１項において、前記スイッチン
グ要素装置がＭＯＳトランジスタを有する、前記回路。
グ要素装置がＭＯＳトランジスタを有する、前記回路。
【００６１】（７） 第６項において、前記スイッチン
グ要素装置がＰＭＯＳトランジスタを有する、前記回
路。
グ要素装置がＰＭＯＳトランジスタを有する、前記回
路。
【００６２】（８） 第１項において、前記駆動回路が
その第１極板がそれぞれのスイッチング要素装置に接続
されたコンデンサと、前記第１極板を必要な電圧にまで
予め充電して前記第１極板を１個または複数個の予め定
められた電圧に選択的に接続し、かつ、前記第１極板を
前記予め定められた電圧から分離する、分離回路と、そ
の出力が前記コンデンサの第２極板に接続され、かつ、
前記制御回路からの制御信号に応答して第１電圧レベル
から第２電圧レベルへ前記出力の電圧が電圧遷移を起こ
すように動作することができ、かつ一方、負制御電圧が
前記スイッチング要素装置に加えられるように前記第１
極板が分離される、レベル・シフト回路と、を有する、
前記回路。
その第１極板がそれぞれのスイッチング要素装置に接続
されたコンデンサと、前記第１極板を必要な電圧にまで
予め充電して前記第１極板を１個または複数個の予め定
められた電圧に選択的に接続し、かつ、前記第１極板を
前記予め定められた電圧から分離する、分離回路と、そ
の出力が前記コンデンサの第２極板に接続され、かつ、
前記制御回路からの制御信号に応答して第１電圧レベル
から第２電圧レベルへ前記出力の電圧が電圧遷移を起こ
すように動作することができ、かつ一方、負制御電圧が
前記スイッチング要素装置に加えられるように前記第１
極板が分離される、レベル・シフト回路と、を有する、
前記回路。
【００６３】（９） 第１項において、前記接続点のそ
れぞれが複数個のスイッチング要素装置に接続される、
前記回路。
れぞれが複数個のスイッチング要素装置に接続される、
前記回路。
【００６４】（１０） 複数個の制御線路に接続された
複数個のメモリ・セルと、負電圧を供給する負電圧源
と、前記負電圧源と前記制御線路のそれぞれとの間に接
続され、かつ、前記負電圧より負方向に大きさがより大
きい制御電圧に応答して前記負電圧を前記それぞれの制
御線路に導電するように動作することが可能なスイッチ
ング要素装置と、各制御線路に付随し、かつ、制御信号
に応答して前記正電圧の大きさにほぼ等しい大きさの負
制御電圧を発生する駆動回路と、選定された制御線路に
付随する前記駆動回路に前記負制御電圧を発生するため
の制御信号を生ずる制御回路と、を有するメモリ回路。
複数個のメモリ・セルと、負電圧を供給する負電圧源
と、前記負電圧源と前記制御線路のそれぞれとの間に接
続され、かつ、前記負電圧より負方向に大きさがより大
きい制御電圧に応答して前記負電圧を前記それぞれの制
御線路に導電するように動作することが可能なスイッチ
ング要素装置と、各制御線路に付随し、かつ、制御信号
に応答して前記正電圧の大きさにほぼ等しい大きさの負
制御電圧を発生する駆動回路と、選定された制御線路に
付随する前記駆動回路に前記負制御電圧を発生するため
の制御信号を生ずる制御回路と、を有するメモリ回路。
【００６５】（１１） 第１０項において、前記メモリ
・セルが不揮発性メモリ・セルを有する、前記メモリ回
路。
・セルが不揮発性メモリ・セルを有する、前記メモリ回
路。
【００６６】（１２） 第１０項において、前記負電圧
源が負電荷ポンプ装置を有する、前記回路。
源が負電荷ポンプ装置を有する、前記回路。
【００６７】（１３） 第１２項において、前記負電荷
ポンプ装置が前記制御回路からの制御信号に応答して第
１負電圧レベルおよび第２負電圧レベルを選択的に供給
するように動作することができる、前記回路。
ポンプ装置が前記制御回路からの制御信号に応答して第
１負電圧レベルおよび第２負電圧レベルを選択的に供給
するように動作することができる、前記回路。
【００６８】（１４） 第１０項において、前記正電圧
源が正電荷ポンプ装置を有する、前記回路。
源が正電荷ポンプ装置を有する、前記回路。
【００６９】（１５） 第１４項において、前記正電荷
ポンプ装置が前記制御回路からの制御信号に応答して第
１正電圧レベルおよび第２正電圧レベルを選択的に供給
するように動作することができる、前記回路。
ポンプ装置が前記制御回路からの制御信号に応答して第
１正電圧レベルおよび第２正電圧レベルを選択的に供給
するように動作することができる、前記回路。
【００７０】（１６） 第１０項において、前記スイッ
チング要素装置がＭＯＳトランジスタを有する、前記回
路。
チング要素装置がＭＯＳトランジスタを有する、前記回
路。
【００７１】（１７） 第１６項において、前記スイッ
チング要素装置がＰＭＯＳトランジスタを有する、前記
回路。
チング要素装置がＰＭＯＳトランジスタを有する、前記
回路。
【００７２】（１８） 第１０項において、前記駆動回
路がその第１極板がそれぞれのスイッチング要素装置に
接続されたコンデンサと、前記第１極板を必要な電圧に
まで予め充電して前記第１極板を１個または複数個の予
め定められた電圧に選択的に接続し、かつ、前記第１極
板を前記予め定められた電圧から分離する、分離回路
と、その出力が前記コンデンサの第２極板に接続され、
かつ、前記制御回路からの制御信号に応答して第１電圧
レベルから第２電圧レベルへ前記出力の電圧が電圧遷移
を起こすように動作することができ、かつ一方、負制御
電圧が前記スイッチング要素装置に加えられるように前
記第１極板が分離される、レベル・シフト回路と、を有
する、前記回路。
路がその第１極板がそれぞれのスイッチング要素装置に
接続されたコンデンサと、前記第１極板を必要な電圧に
まで予め充電して前記第１極板を１個または複数個の予
め定められた電圧に選択的に接続し、かつ、前記第１極
板を前記予め定められた電圧から分離する、分離回路
と、その出力が前記コンデンサの第２極板に接続され、
かつ、前記制御回路からの制御信号に応答して第１電圧
レベルから第２電圧レベルへ前記出力の電圧が電圧遷移
を起こすように動作することができ、かつ一方、負制御
電圧が前記スイッチング要素装置に加えられるように前
記第１極板が分離される、レベル・シフト回路と、を有
する、前記回路。
【００７３】（１９） それぞれの接続点に付随する複
数個の静電容量素子を第１要求電圧まで予め充電する段
階と、前記負電圧と前記接続点のそれぞれとの間に接続
されかつ付随する静電容量素子の第１極板に接続された
制御端子を有するスイッチング要素装置に負電圧を加え
る段階と、前記スイッチング要素装置が前記スイッチン
グ要素装置の前記制御端子に加えられた負方向により大
きな大きさを有する制御電圧に応答して前記それぞれの
接続点に前記負電圧を導電するように動作することがで
き、負電圧が加えられるべき接続点を選定する段階と、
付随する前記制御端子の電圧が前記負電圧より大きな大
きさまで押し下げられるように、前記選定された接続点
に付随する前記静電容量素子の第２極板に負電圧遷移を
生ずる段階と、を有する複数個の接続点のうちの１個ま
たは複数個の接続点に負電圧を選択的にスイッチングす
る方法。
数個の静電容量素子を第１要求電圧まで予め充電する段
階と、前記負電圧と前記接続点のそれぞれとの間に接続
されかつ付随する静電容量素子の第１極板に接続された
制御端子を有するスイッチング要素装置に負電圧を加え
る段階と、前記スイッチング要素装置が前記スイッチン
グ要素装置の前記制御端子に加えられた負方向により大
きな大きさを有する制御電圧に応答して前記それぞれの
接続点に前記負電圧を導電するように動作することがで
き、負電圧が加えられるべき接続点を選定する段階と、
付随する前記制御端子の電圧が前記負電圧より大きな大
きさまで押し下げられるように、前記選定された接続点
に付随する前記静電容量素子の第２極板に負電圧遷移を
生ずる段階と、を有する複数個の接続点のうちの１個ま
たは複数個の接続点に負電圧を選択的にスイッチングす
る方法。
【００７４】（２０） 第１９項において、負電圧を加
える前記段階が負電荷ポンプ装置で負電圧を発生する段
階を有する、前記方法。
える前記段階が負電荷ポンプ装置で負電圧を発生する段
階を有する、前記方法。
【００７５】（２１） 第１９項において、前記負電圧
発生段階が前記第１端子に関して正の電圧で前記第２極
板を充電しそして前記第１極板の電圧がそれに応答して
減少するように前記第２極板の前記電圧を減少させる段
階を有する、前記方法。
発生段階が前記第１端子に関して正の電圧で前記第２極
板を充電しそして前記第１極板の電圧がそれに応答して
減少するように前記第２極板の前記電圧を減少させる段
階を有する、前記方法。
【００７６】（２２） 第２１項において、前記充電段
階が前記負電圧より大きな大きさを有する正電圧を発生
する段階を有する、前記方法。
階が前記負電圧より大きな大きさを有する正電圧を発生
する段階を有する、前記方法。
【００７７】（２３） 第２２項において、前記正電圧
を発生する前記段階が電荷ポンプ装置を用いて正電圧を
発生する段階を有する、前記方法。
を発生する前記段階が電荷ポンプ装置を用いて正電圧を
発生する段階を有する、前記方法。
【００７８】（２４） 第１９項において、前記予め充
電する段階が前記第１極板に予め定められた電圧レベル
を選択的にスイッチングする段階を有する、前記方法。
電する段階が前記第１極板に予め定められた電圧レベル
を選択的にスイッチングする段階を有する、前記方法。
【００７９】（２５） ＣＭＯＳ集積回路の複数個の部
分に対し、負電圧−Ｖnnを選択的にスイッチングするた
めの回路と方法がえられる。この回路は、スイッチング
／デコーデング・マトリックスを有する。このスイッチ
ング／デコーデング・マトリックスは、正電圧＋Ｖppを
生ずる正電荷ポンプＰＣＰ装置を制御するための信号Ｖ
ＰＰイネーブルを制御し、かつ、前記負電圧−Ｖnnを生
ずる負電荷ポンプＮＣＰ装置を制御するための信号ＶＮ
Ｎイネーブルをさらに制御する、制御およびデコード論
理ＣＤＬ装置を有する。スイッチング／デコーデング・
マトリックスはさらに、スイッチされるべき線路のおの
おに対し、スイッチング・モジュールを有する。このス
イッチング・モジュールは、前記線路に接続されたソー
スと、前記負電荷ポンプＮＣＰ装置によって生ずる前記
負電圧−Ｖnnを受け取るために接続されたドレインとを
有する、ＰＭＯＳトランジスタＰＳを有する。このＰＭ
ＯＳトランジスタＰＳのゲートは、駆動回路によって駆
動される。この駆動回路は前記制御およびデコード論理
ＣＤＬ装置によって駆動され、かつ、前記正電荷ポンプ
ＰＣＰ装置によってえられる正電圧＋Ｖppを受け取るよ
うに接続される。
分に対し、負電圧−Ｖnnを選択的にスイッチングするた
めの回路と方法がえられる。この回路は、スイッチング
／デコーデング・マトリックスを有する。このスイッチ
ング／デコーデング・マトリックスは、正電圧＋Ｖppを
生ずる正電荷ポンプＰＣＰ装置を制御するための信号Ｖ
ＰＰイネーブルを制御し、かつ、前記負電圧−Ｖnnを生
ずる負電荷ポンプＮＣＰ装置を制御するための信号ＶＮ
Ｎイネーブルをさらに制御する、制御およびデコード論
理ＣＤＬ装置を有する。スイッチング／デコーデング・
マトリックスはさらに、スイッチされるべき線路のおの
おに対し、スイッチング・モジュールを有する。このス
イッチング・モジュールは、前記線路に接続されたソー
スと、前記負電荷ポンプＮＣＰ装置によって生ずる前記
負電圧−Ｖnnを受け取るために接続されたドレインとを
有する、ＰＭＯＳトランジスタＰＳを有する。このＰＭ
ＯＳトランジスタＰＳのゲートは、駆動回路によって駆
動される。この駆動回路は前記制御およびデコード論理
ＣＤＬ装置によって駆動され、かつ、前記正電荷ポンプ
ＰＣＰ装置によってえられる正電圧＋Ｖppを受け取るよ
うに接続される。
【図１】先行技術による、Ｐチャンネル・トランジスタ
のみから構成された、デコード方式の図。
のみから構成された、デコード方式の図。
【図２】先行技術による、Ｐチャンネル・デプレッショ
ン形トランジスタが用いられた、また別のデコード方式
の図。
ン形トランジスタが用いられた、また別のデコード方式
の図。
【図３】ａは本発明による負電圧のためのスイッチング
／デコーデング・マトリックスの図。ｂは図３ａの回路
の駆動モジュールの中に組み込まれたレベル・シフタ回
路の詳細図。
／デコーデング・マトリックスの図。ｂは図３ａの回路
の駆動モジュールの中に組み込まれたレベル・シフタ回
路の詳細図。
【図４】スイッチング／デコーデング・マトリックスが
引き受けることができる種々の状態の間の遷移を示した
流れ図。
引き受けることができる種々の状態の間の遷移を示した
流れ図。
【図５】線路が８個の場合の木デコーダ構造図。
１０２ 制御回路 １０４ 正電圧源 １０６ 負電圧源 １０８ スイッチング要素装置 １１０ 駆動回路 １１３ レベル・シフタ回路 １１５ コンデンサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0185 8941−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｄ (72)発明者 ギウリオ ポロベキオ イタリア国リエティ，チッタデュカレ，ビ ア ドン ルイギ スタルツォ，13 (72)発明者 ジウゼッペ サバレセ イタリア国リエティ，ナポリ，ビア シピ オネ カペセ，10エヌ
Claims (2)
- 【請求項１】 負電圧を供給する負電圧源と、 前記負電圧源とそれぞれの接続点との間に接続され、か
つ、前記負電圧より負方向に大きさがより大きい制御電
圧に応答して前記負電圧を前記それぞれの接続点に導電
するように動作することが可能なスイッチング要素装置
と、 前記負電圧より大きな大きさを有する正電圧を供給する
正電圧源と、 各接続点に付随し、かつ、制御信号に応答して前記正電
圧の大きさにほぼ等しい大きさの負制御電圧を発生する
駆動回路と、 前記負制御電圧を発生するために選定された接続点に付
随する前記駆動回路に制御信号を生ずる制御回路と、を
有する、複数個の接続点のうちの選定された接続点に負
電圧を選択的にスイッチングするための回路。 - 【請求項２】 それぞれの接続点に付随する複数個の静
電容量素子を第１要求電圧まで予め充電する段階と、 前記負電圧と前記接続点のそれぞれとの間に接続されか
つ付随する静電容量素子の第１極板に接続された制御端
子を有するスイッチング要素装置に負電圧を加える段階
と、前記スイッチング要素装置が前記スイッチング要素
装置の前記制御端子に加えられた負方向により大きな大
きさを有する制御電圧に応答して前記それぞれの接続点
に前記負電圧を導電するように動作することができ、 負電圧が加えられるべき接続点を選定する段階と、 付随する前記制御端子の電圧が前記負電圧より大きな大
きさまで押し下げられるように、前記選定された接続点
に付随する前記静電容量素子の第２極板に負電圧遷移を
生ずる段階と、を有する複数個の接続点のうちの１個ま
たは複数個の接続点に負電圧を選択的にスイッチングす
る方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT47927A/90 | 1990-05-08 | ||
| IT47927A IT1239781B (it) | 1990-05-08 | 1990-05-08 | Circuito e metodo per commutare selettivamente tensioni negative in circuiti integrati cmos |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0689589A true JPH0689589A (ja) | 1994-03-29 |
| JP3155290B2 JP3155290B2 (ja) | 2001-04-09 |
Family
ID=11263411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10262591A Expired - Fee Related JP3155290B2 (ja) | 1990-05-08 | 1991-05-08 | Ｃｍｏｓ集積回路の負電圧を選択的にスイッチングする回路と方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5319604A (ja) |
| EP (1) | EP0456623B1 (ja) |
| JP (1) | JP3155290B2 (ja) |
| DE (1) | DE69115983T2 (ja) |
| IT (1) | IT1239781B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002010525A (ja) * | 2000-06-28 | 2002-01-11 | Rohm Co Ltd | 電源回路およびバックアップ電池を有する携帯用電子機器 |
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