JPH069036B2 - Input/Output Control Unit - Google Patents
Input/Output Control UnitInfo
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- JPH069036B2 JPH069036B2 JP56026531A JP2653181A JPH069036B2 JP H069036 B2 JPH069036 B2 JP H069036B2 JP 56026531 A JP56026531 A JP 56026531A JP 2653181 A JP2653181 A JP 2653181A JP H069036 B2 JPH069036 B2 JP H069036B2
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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Description
【発明の詳細な説明】 本発明は入出力制御装置、特に入出力処理装置と入出力
装置とを光ファイバ・ケーブルにて接続し、データをブ
ロック転送する入出力制御装置に関する。Description: The present invention relates to an input/output control device, and more particularly to an input/output control device which connects an input/output processing device and an input/output device via an optical fiber cable and transfers data in blocks.
電子計算機システムにおいて各種多用な入出力装置を接
続してデータ授受をなすのに、これら入出力装置を制御
する入出力処理装置が用いられている。ところが入出力
装置を入出力処理装置と離れた位置に設置したいという
要望に対しては入出力装置と入出力処理装置を接続する
ケーブルを光伝送路（以後光ファイバ・ケーブルと記
す）を用いて、この光ファイバ・ケーブル両端に電気／
光，光／電気変換回路をもつアダプタを設けて対処され
る。この接続状態を第１図を示してある。記憶装置Ｍｕ
と入出力処理装置ＣＨＰ１乃至ＣＨＰ４がそれぞれ接続
され、各入出力処理装置ＣＨＰ１乃至ＣＨＰ３はアダプ
タＡ１乃至Ａ３を経て光ファイバ・ケーブル１−１乃至
１−３を介してアダプタＢ１乃至Ｂ３に至り、それぞれ
がカード読取装置ＣＲ，印刷装置ＬＰ，表示装置ＣＲＴ
と、磁気テープＭＴ，印刷装置ＬＰ，フロッピ磁気装置
ＦＰＤと、ミニコンＣＡとにそれぞれ接続され、更に入
出力処理装置ＣＨＰ４はファイルＤＡＳＤに接続されて
いる。In computer systems, input/output processing devices are used to control various input/output devices for data transfer. However, in order to meet the demand for installing the input/output devices at a location separate from the input/output processing device, it is possible to use optical transmission lines (hereinafter referred to as optical fiber cables) to connect the input/output devices to the input/output processing device, and to provide electrical/optical cables at both ends of the optical fiber cables.
This can be achieved by providing an adapter with optical and optical/electrical conversion circuits. This connection state is shown in FIG.
The input/output processing units CHP1 to CHP4 are connected to the input/output processing units CHP1 to CHP3 , which are connected to adapters A1 to A3 and optical fiber cables 1-1 to 1-3, respectively, and are connected to adapters B1 to B3 , respectively, which are connected to a card reader CR, a printer LP, a display CRT,
The input/output processor CHP 4 is connected to a file DASD. The input/output processor CHP 4 is connected to a magnetic tape MT, a printer LP, a floppy disk drive FPD, and a minicomputer CA.
以上の構成でデータ転送を速くしたいという要望に対処
するにはアダプタＡ１乃至Ａ３およびＢ１乃至Ｂ３にデ
ータを一時格納するバッファ・メモリを設ければ記憶装
置ＭｕとアダプタＡ１乃至Ａ３間のデータ転送は高速に
なし得る。In order to meet the demand for faster data transfer in the above configuration, if a buffer memory for temporarily storing data is provided in adapters A1 to A3 and B1 to B3 , data transfer between memory device Mu and adapters A1 to A3 can be made high speed.
ここで、バッファ・メモリがない場合には、低速入出力
装置と記憶装置Ｍｕとの間のデータ転送は各入出力処理
装置ＣＨＰ１乃至ＣＨＰ３を介して必要なデータを短時
間のメモリアクセスの繰り返しで転送しているので、そ
の隙間にＣＨＰ４を介する高速入出力装置ＤＡＳＤと記
憶装置Ｍｕとのメモリアクセスの機会が充分存在してい
た、つまりＤＡＳＤのような回転記憶媒体では書き込み
時あるいは読みだし時に所定のタイミングで記憶装置Ｍ
ｕとアクセスできないと１サイクルまって再度アクセス
をトライすることとなるので、高速入出力装置の能率を
高めるには記憶装置Ｍｕとのメモリアクセスの機会が充
分存在している必要がある。Here, in the absence of a buffer memory, data transfer between the low-speed input/output device and the storage device Mu is performed by repeatedly accessing the required data in a short period of time via each of the input/output processing devices CHP1 to CHP3 . In this interval, there is ample opportunity for memory access between the high-speed input/output device DASD and the storage device Mu via CHP4 . In other words, in the case of a rotating storage medium such as a DASD, data is transferred to the storage device Mu at a predetermined timing when writing or reading.
If access to memory device Mu cannot be made, the memory device Mu will wait one cycle before trying again, so in order to improve the efficiency of the high-speed input/output device, it is necessary that there are sufficient opportunities for memory access to memory device Mu.
ところが、バッファ・メモリを設けることにより、各入
出力処理装置ＣＨＰ１乃至ＣＨＰ３を介する低速入出力
装置と記憶装置Ｍｕとの間のデータ転送が、アダプタＡ
１乃至Ａ３のバッファ・メモリと記憶装置Ｍｕとのデー
タ転送に置き換えられるので、従来の短時間のメモリア
クセスの繰り返しではなく、総データ量は同じでも１〜
数回の長時間のメモリアクセスとなる。However, by providing a buffer memory, data transfer between the low-speed I/O device and the storage device Mu via each of the I/O processing devices CHP 1 to CHP 3 is reduced by 100 ms.
Since the data transfer is replaced by data transfer between the buffer memories A1 to A3 and the storage device Mu, the total amount of data is the same but the data transfer is not repeated for a short period of time as in the conventional method, but is repeated for a short period of time.
This results in several long memory accesses.
従って、高速入出力装置のメモリアクセスのタイミング
が低速入出力装置のメモリアクセス期間中と丁度重なる
機会が増大し、高速入出力装置の書き込み／読みだし能
率が低下するという問題がある。Therefore, there are more and more opportunities for the memory access timing of the high-speed input/output device to exactly overlap with the memory access period of the low-speed input/output device, resulting in a problem of reduced write/read efficiency of the high-speed input/output device.
本発明は以上の欠点に鑑みなされたもので、入出力装置
の転送速度に煩わされることなくブロック転送される高
能率な入出力制御装置を提供することを目的とするもの
である。SUMMARY OF THE PRESENT EMBODIMENT The present invention has been made in consideration of the above-mentioned drawbacks, and has as its object to provide a highly efficient input/output control device which performs block transfer without being affected by the transfer speed of the input/output device.
かかる目的は本発明によれば、記憶装置に接続されると
共に当該記憶装置との間を高速な転送速度をもってデー
タが送受信される複数の入出力処理装置と、 該入出力処理装置を介して該記憶装置に直接データ転送
する高速入出力装置と、 該入出力処理装置と該高速入出力装置よりも処理速度の
遅い低速入出力装置を含む複数の入出力装置とを両端に
アダプタを有する伝送路を介して接続し、該伝送路上で
送受信されるデータをブロック転送する入出力制御装置
において、 該アダプタ装置にバッファ・メモリと、該入出力処理装
置から送られてくるデータからブロック転送を要する入
出力装置の機番を識別する機番認識回路と、識別された
機番の転送速度を制御する転送速度制御回路とを設け、 前記機番認識回路により前記アダプタに接続され送受信
されるデータのブロック転送先となる低速入出力装置を
識別し、 前記入出力処理装置と前記識別された低速入出力装置間
でブロック転送される該データの転送速度を前記アダプ
タの該転送速度制御回路を使って当該識別された低速入
出力装置の制御速度に応じた低速の転送速度にするよう
にしたことを特徴とする入出力制御装置、によって達成
される。According to the present invention, the above object is achieved by an input/output control device which connects the input/output processing devices to a storage device and transmits/receives data to/from the storage device at a high transfer rate, a high-speed input/output device which directly transfers data to the storage device via the input/output processing devices, and a plurality of input/output devices including a low-speed input/output device having a processing speed slower than that of the high-speed input/output devices via a transmission line having adapters at both ends, and which performs block transfer of data transmitted/received on the transmission line, characterized in that the adapter devices are provided with a buffer memory, a device number recognition circuit which identifies the device number of the input/output device which requires block transfer from data transmitted from the input/output processing devices, and a transfer rate control circuit which controls the transfer rate of the identified device number, wherein the device number recognition circuit identifies a low-speed input/output device which is connected to the adapter and which is to be the destination of the block transfer of data transmitted/received, and the transfer rate of the data which is block transferred between the input/output processing devices and the identified low-speed input/output device is set to a low transfer rate according to the control speed of the identified low-speed input/output device using the transfer rate control circuit of the adapter.
以下、本発明の実施例について図面に基づき説明する。Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
尚、第２図は入出力処理装置から入出力装置までの間の
システムの配置を示すブロック図であり、第１図と同一
箇所は同一符号を用いる。２−１および２−２はバッフ
ァ・メモリ、３は高速入出力装置、４は中速入出力装
置、５は低速入出力装置である。入出力処理装置ＣＨＰ
はアダプタＡと入出力インターフェースにて接続され、
入出力処理装置ＣＨＰのデータはバッファ・メモリ２−
１との間にて確認応答方式にて高速にブロック転送され
ている。このデータを電気／光変換して光ファイバ・ケ
ーブル１を介しアダプタＢに同期式転送方式にて送出さ
れる。アダプタＢは光／電気変換してそのデータをバッ
ファ・メモリ２−２に格納し、そのデータを高速・中速
・低速入出力装置３，４，５とそれぞれの確認応答方式
により転送するものである。図は高速・中速・低速入出
力装置３，４，５が各１台としてあるが各速度の入出力
装置は複数台であってもよい。Fig. 2 is a block diagram showing the system layout from the I/O processing unit to the I/O units, and the same reference numerals are used for the same parts as in Fig. 1. 2-1 and 2-2 are buffer memories, 3 is a high-speed I/O unit, 4 is a medium-speed I/O unit, and 5 is a low-speed I/O unit. I/O processing unit CHP
is connected to adapter A via an input/output interface,
The data of the input/output processor CHP is stored in the buffer memory 2-
The data is transferred in blocks at high speed between adapter 1 and adapter B using an acknowledgement system. This data is converted from electrical to optical and sent to adapter B via optical fiber cable 1 using a synchronous transfer system. Adapter B converts the data from optical to electrical and stores it in buffer memory 2-2, and transfers the data to high-speed, medium-speed and low-speed input/output devices 3, 4 and 5 using their respective acknowledgement systems. Although the figure shows one each of high-speed, medium-speed and low-speed input/output devices 3, 4 and 5, there may be multiple input/output devices of each speed.
この構成は前記したように本来、高速で処理されねばな
らないファイルＤＡＳＤの応答に支障を来すのである。As mentioned above, this configuration impedes the response of the file DASD, which must be processed at high speed.
これに対処したものが本発明であり、第３図は本発明に
よる入出力制御装置の一実施例を示すアダプタのブロッ
ク図であり、第２図と同一箇所は同一符号を用いる。１
０は入出力装置機番認識回路、１１はデコーダ回路、１
２はバッファ・メモリ、１３はバッファ・メモリ制御回
路、１４は転送速度制御回路である。The present invention addresses this problem, and FIG. 3 is a block diagram of an adapter showing one embodiment of an input/output control device according to the present invention, in which the same reference numerals are used for the same parts as in FIG. 2.
0 is an input/output device number recognition circuit, 11 is a decoder circuit, 1
Reference numeral 2 denotes a buffer memory, 13 denotes a buffer memory control circuit, and 14 denotes a transfer rate control circuit.
入出力装置機番認識回路１０は入出力処理装置ＣＨＰよ
り送られてくるデータ中から相手入出力装置の機番を選
別し機番番号を出力する。機番番号を受けたデコーダ回
路１１は機番を解読し、その機番入出力装置が高，中，
低速の何れなのかを決定して決定転送速度信号を転送速
度制御回路１４に入力するのである。転送速度制御回路
１４はこの信号によりデータ転送シーケンスにおいて、
選択された速度で入出力処理装置ＣＨＰとデータの送受
を行う。The input/output device number recognition circuit 10 selects the device number of the other input/output device from the data sent from the input/output processor CHP and outputs the device number. The decoder circuit 11 receives the device number, decodes it, and determines whether the input/output device is high, medium, or
The transfer speed control circuit 14 determines whether the transfer speed is a low speed or a high speed and inputs a determined transfer speed signal to the transfer speed control circuit 14. The transfer speed control circuit 14 determines whether the data transfer speed is a high speed or a low speed and inputs a determined transfer speed signal to the transfer speed control circuit 14.
Data is sent to and received from the input/output processor CHP at the selected speed.
バッファ・メモリ制御回路１３は入出力処理装置ＣＨＰ
からのデータを決定転送速度でバッファ・メモリ１２に
データを格納し、ブロック転送信号により、バッファ・
メモリ１２から上記選択された入出力装置に出力される
ものである。The buffer memory control circuit 13 is an I/O processor CHP
The data from the buffer memory 12 is stored at a determined transfer rate, and the buffer memory 12 is then transferred by a block transfer signal.
The data is output from the memory 12 to the selected input/output device.
尚、第３図のアダプタＡは入出力処理装置ＣＨＰ毎に対
応して設けられるものである。Incidentally, the adapter A in FIG. 3 is provided for each input/output processor CHP.
すなわち、本実施例では、記憶装置Ｍｕと入出力処理装
置ＣＨＰとの間は基本的に従来と同様に高速転送される
ものであるが、入出力処理装置ＣＨＰと入出力装置とは
入出力装置の転送速度に応じてデータ転送がなされるよ
うにしている。That is, in this embodiment, high speed transfers are basically performed between the memory device Mu and the input/output processing device CHP in the same manner as in the conventional method, but data transfers between the input/output processing device CHP and the input/output device are performed according to the transfer speed of the input/output device.
入出力処理装置ＣＨＰのデータ転送速度と入出力装置の
データ転送速度を比較すると、入出力装置の方が遅いた
め、入出力処理装置ＣＨＰと入出力装置とのデータ転送
速度を入出力装置の転送速度に応ずるように遅くするこ
とによって、記憶装置Ｍｕに対して入出力処理装置ＣＨ
Ｐがアクセスする回数が低下することになり、ファイル
ＤＡＳＤの入出力処理装置と記憶装置Ｍｕに対するアク
セスが丁度重なる確率が減少する。When the data transfer rate of the input/output processing unit CHP is compared with that of the input/output unit, the input/output unit is slower. Therefore, by slowing down the data transfer rate between the input/output processing unit CHP and the input/output unit so as to correspond to the transfer rate of the input/output unit, the input/output processing unit CHP can reduce the data transfer rate of the input/output unit CHP to the storage unit Mu.
The number of accesses by P will decrease, reducing the probability that accesses to the I/O processor of the file DASD and to the storage device Mu will overlap.
従って、ファイルＤＡＳＤが応答に支障を持たされると
いうことが少なくなる。Thus, the file DASD is less likely to be hindered from responding.
以上の説明のデコーダ回路１１は、例えば機番００乃至
２０の入出力装置は低速，機番２１乃至４０は中速，機
番４１乃至６０は高速用と予めデコーダ回路１１を作成
しておいてもよく、また逆に入出力装置を配置した後に
デコーダ回路１１を転送速度に適合するように作成して
もよいのはいうまでもない。The decoder circuit 11 described above may be prepared in advance, for example, for input/output devices with device numbers 00 to 20 for low speed, for device numbers 21 to 40 for medium speed, and for device numbers 41 to 60 for high speed. Conversely, it goes without saying that the decoder circuit 11 may be prepared to suit the transfer speed after the input/output devices are arranged.
以上の結果、入出力処理装置とアダプタとのデータ転送
速度は個々の入出力装置に適合したものとなる。As a result, the data transfer rate between the I/O processor and the adapter is adapted to the individual I/O device.
以上の説明はデータを入出力処理装置ＣＨＰ側より送出
する場についてのみ述べたが、入出力装置側よりのデー
タは第３図下側に記した矢印に従って受信され同じよう
に動作する。The above explanation has been given only about the case where data is sent from the input/output processing unit CHP side, but data from the input/output unit side is received in the same manner as shown by the arrows at the bottom of FIG.
以上説明により明らかなように本発明による入出力制御
装置によれば入出力装置個々の転送速度に煩わされずに
ブロック転送を可能とし能率のよい入出力制御ができ、
本発明を電子計算機システムに適合すれば運用上極めて
利点の多いものとなる。As is clear from the above description, the input/output control device according to the present invention enables block transfer without being affected by the transfer speed of each input/output device, and provides efficient input/output control.
If the present invention is applied to a computer system, it will bring about many operational advantages.
第１図は入出力処理装置と入出力装置との配置関係を示
すブロック図、第２図は本発明が適用される装置構成を
示すブロック図、第３図は本発明による一実施例のアダ
プタのブロック図である。 図において、ＡおよびＡ１乃至Ａ３とＢおよびＢ１乃至
Ｂ３はアダプタ，ＣＨＰおよびＣＨＰ１乃至ＣＨＰ４は
入出力処理装置，１および１−１乃至１−３は光ファイ
バ・ケーブル，３乃至５は入出力装置，１０は入出力装
置機番認識回路を示す。 Fig. 1 is a block diagram showing the layout relationship between an input/output processing device and an input/output device, Fig. 2 is a block diagram showing the device configuration to which the present invention is applied, and Fig. 3 is a block diagram of an adapter according to an embodiment of the present invention. In the diagram, A and A1 to A3 and B and B1 to B3 are adapters, CHP and CHP1 to CHP4 are input/output processing devices, 1 and 1-1 to 1-3 are optical fiber cables, 3 to 5 are input/output devices, and 10 is an input/output device machine number recognition circuit.
Claims (1)
との間を高速な転送速度をもってデータが送受信される
複数の入出力処理装置と、 該入出力処理装置を介して該記憶装置に直接データ転送
する高速入出力装置と、 該入出力処理装置と該高速入出力装置よりも処理速度の
遅い低速入出力装置を含む複数の入出力装置とを両端に
アダプタを有する伝送路を介して接続し、該伝送路上で
送受信されるデータをブロック転送する入出力制御装置
において、 該アダプタ装置にバッファ・メモリと、該入出力処理装
置から送られてくるデータからブロック転送を要する入
出力装置の機番を識別する機番認識回路と、識別された
機番の転送速度を制御する転送速度制御回路とを設け、 前記機番認識回路により前記アダプタに接続され送受信
されるデータのブロック転送先となる低速入出力装置を
識別し、 前記入出力処理装置と前記識別された低速入出力装置間
でブロック転送される該データの転送速度を前記アダプ
タの該転送速度制御回路を使って当該識別された低速入
出力装置の制御速度に応じた低速の転送速度にするよう
にしたことを特徴とする入出力制御装置。[Claim 1] An input/output control device which connects a plurality of input/output processing devices to storage devices and transmits and receives data to and from the storage devices at a high transfer rate, a high-speed input/output device which transfers data directly to the storage devices via the input/output processing devices, and a plurality of input/output devices including a low-speed input/output device having a processing speed slower than that of the high-speed input/output devices, via a transmission line having adapters at both ends, and which performs block transfer of data transmitted and received on the transmission line, wherein the adapter device is provided with a buffer memory, a device number recognition circuit which identifies the device number of the input/output device which requires block transfer from the data sent from the input/output processing device, and a transfer rate control circuit which controls the transfer rate of the identified device number, wherein the device number recognition circuit identifies a low-speed input/output device which is connected to the adapter and is to be the destination of the block transfer of data transmitted and received, and wherein the transfer rate of the data which is block transferred between the input/output processing device and the identified low-speed input/output device is set to a low transfer rate according to the control speed of the identified low-speed input/output device using the transfer rate control circuit of the adapter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56026531A JPH069036B2 (en) | 1981-02-25 | 1981-02-25 | Input/Output Control Unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56026531A JPH069036B2 (en) | 1981-02-25 | 1981-02-25 | Input/Output Control Unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57141741A JPS57141741A (en) | 1982-09-02 |
| JPH069036B2 true JPH069036B2 (en) | 1994-02-02 |
Family
ID=12196061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56026531A Expired - Lifetime JPH069036B2 (en) | 1981-02-25 | 1981-02-25 | Input/Output Control Unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069036B2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59197918A (en) * | 1983-04-23 | 1984-11-09 | Japan Radio Co Ltd | Serial buffer device |
| JPS6362066A (en) * | 1986-09-03 | 1988-03-18 | Nec Corp | Microcomputer |
| JPH01136204A (en) * | 1987-11-24 | 1989-05-29 | Mitsubishi Electric Corp | Programmable controller |
| JP2724323B2 (en) * | 1991-11-29 | 1998-03-09 | 株式会社ハル研究所 | Signal switching device and signal switching method |
-
1981
- 1981-02-25 JP JP56026531A patent/JPH069036B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57141741A (en) | 1982-09-02 |
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