JPH069036B2 - 入出力制御装置 - Google Patents
入出力制御装置Info
- Publication number
- JPH069036B2 JPH069036B2 JP56026531A JP2653181A JPH069036B2 JP H069036 B2 JPH069036 B2 JP H069036B2 JP 56026531 A JP56026531 A JP 56026531A JP 2653181 A JP2653181 A JP 2653181A JP H069036 B2 JPH069036 B2 JP H069036B2
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- output
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- data
- transfer
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Data Exchanges In Wide-Area Networks (AREA)
- Small-Scale Networks (AREA)
- Optical Communication System (AREA)
Description
【発明の詳細な説明】 本発明は入出力制御装置、特に入出力処理装置と入出力
装置とを光ファイバ・ケーブルにて接続し、データをブ
ロック転送する入出力制御装置に関する。
装置とを光ファイバ・ケーブルにて接続し、データをブ
ロック転送する入出力制御装置に関する。
電子計算機システムにおいて各種多用な入出力装置を接
続してデータ授受をなすのに、これら入出力装置を制御
する入出力処理装置が用いられている。ところが入出力
装置を入出力処理装置と離れた位置に設置したいという
要望に対しては入出力装置と入出力処理装置を接続する
ケーブルを光伝送路（以後光ファイバ・ケーブルと記
す）を用いて、この光ファイバ・ケーブル両端に電気／
光，光／電気変換回路をもつアダプタを設けて対処され
る。この接続状態を第１図を示してある。記憶装置Ｍｕ
と入出力処理装置ＣＨＰ１乃至ＣＨＰ４がそれぞれ接続
され、各入出力処理装置ＣＨＰ１乃至ＣＨＰ３はアダプ
タＡ１乃至Ａ３を経て光ファイバ・ケーブル１−１乃至
１−３を介してアダプタＢ１乃至Ｂ３に至り、それぞれ
がカード読取装置ＣＲ，印刷装置ＬＰ，表示装置ＣＲＴ
と、磁気テープＭＴ，印刷装置ＬＰ，フロッピ磁気装置
ＦＰＤと、ミニコンＣＡとにそれぞれ接続され、更に入
出力処理装置ＣＨＰ４はファイルＤＡＳＤに接続されて
いる。
続してデータ授受をなすのに、これら入出力装置を制御
する入出力処理装置が用いられている。ところが入出力
装置を入出力処理装置と離れた位置に設置したいという
要望に対しては入出力装置と入出力処理装置を接続する
ケーブルを光伝送路（以後光ファイバ・ケーブルと記
す）を用いて、この光ファイバ・ケーブル両端に電気／
光，光／電気変換回路をもつアダプタを設けて対処され
る。この接続状態を第１図を示してある。記憶装置Ｍｕ
と入出力処理装置ＣＨＰ１乃至ＣＨＰ４がそれぞれ接続
され、各入出力処理装置ＣＨＰ１乃至ＣＨＰ３はアダプ
タＡ１乃至Ａ３を経て光ファイバ・ケーブル１−１乃至
１−３を介してアダプタＢ１乃至Ｂ３に至り、それぞれ
がカード読取装置ＣＲ，印刷装置ＬＰ，表示装置ＣＲＴ
と、磁気テープＭＴ，印刷装置ＬＰ，フロッピ磁気装置
ＦＰＤと、ミニコンＣＡとにそれぞれ接続され、更に入
出力処理装置ＣＨＰ４はファイルＤＡＳＤに接続されて
いる。
以上の構成でデータ転送を速くしたいという要望に対処
するにはアダプタＡ１乃至Ａ３およびＢ１乃至Ｂ３にデ
ータを一時格納するバッファ・メモリを設ければ記憶装
置ＭｕとアダプタＡ１乃至Ａ３間のデータ転送は高速に
なし得る。
するにはアダプタＡ１乃至Ａ３およびＢ１乃至Ｂ３にデ
ータを一時格納するバッファ・メモリを設ければ記憶装
置ＭｕとアダプタＡ１乃至Ａ３間のデータ転送は高速に
なし得る。
ここで、バッファ・メモリがない場合には、低速入出力
装置と記憶装置Ｍｕとの間のデータ転送は各入出力処理
装置ＣＨＰ１乃至ＣＨＰ３を介して必要なデータを短時
間のメモリアクセスの繰り返しで転送しているので、そ
の隙間にＣＨＰ４を介する高速入出力装置ＤＡＳＤと記
憶装置Ｍｕとのメモリアクセスの機会が充分存在してい
た、つまりＤＡＳＤのような回転記憶媒体では書き込み
時あるいは読みだし時に所定のタイミングで記憶装置Ｍ
ｕとアクセスできないと１サイクルまって再度アクセス
をトライすることとなるので、高速入出力装置の能率を
高めるには記憶装置Ｍｕとのメモリアクセスの機会が充
分存在している必要がある。
装置と記憶装置Ｍｕとの間のデータ転送は各入出力処理
装置ＣＨＰ１乃至ＣＨＰ３を介して必要なデータを短時
間のメモリアクセスの繰り返しで転送しているので、そ
の隙間にＣＨＰ４を介する高速入出力装置ＤＡＳＤと記
憶装置Ｍｕとのメモリアクセスの機会が充分存在してい
た、つまりＤＡＳＤのような回転記憶媒体では書き込み
時あるいは読みだし時に所定のタイミングで記憶装置Ｍ
ｕとアクセスできないと１サイクルまって再度アクセス
をトライすることとなるので、高速入出力装置の能率を
高めるには記憶装置Ｍｕとのメモリアクセスの機会が充
分存在している必要がある。
ところが、バッファ・メモリを設けることにより、各入
出力処理装置ＣＨＰ１乃至ＣＨＰ３を介する低速入出力
装置と記憶装置Ｍｕとの間のデータ転送が、アダプタＡ
１乃至Ａ３のバッファ・メモリと記憶装置Ｍｕとのデー
タ転送に置き換えられるので、従来の短時間のメモリア
クセスの繰り返しではなく、総データ量は同じでも１〜
数回の長時間のメモリアクセスとなる。
出力処理装置ＣＨＰ１乃至ＣＨＰ３を介する低速入出力
装置と記憶装置Ｍｕとの間のデータ転送が、アダプタＡ
１乃至Ａ３のバッファ・メモリと記憶装置Ｍｕとのデー
タ転送に置き換えられるので、従来の短時間のメモリア
クセスの繰り返しではなく、総データ量は同じでも１〜
数回の長時間のメモリアクセスとなる。
従って、高速入出力装置のメモリアクセスのタイミング
が低速入出力装置のメモリアクセス期間中と丁度重なる
機会が増大し、高速入出力装置の書き込み／読みだし能
率が低下するという問題がある。
が低速入出力装置のメモリアクセス期間中と丁度重なる
機会が増大し、高速入出力装置の書き込み／読みだし能
率が低下するという問題がある。
本発明は以上の欠点に鑑みなされたもので、入出力装置
の転送速度に煩わされることなくブロック転送される高
能率な入出力制御装置を提供することを目的とするもの
である。
の転送速度に煩わされることなくブロック転送される高
能率な入出力制御装置を提供することを目的とするもの
である。
かかる目的は本発明によれば、記憶装置に接続されると
共に当該記憶装置との間を高速な転送速度をもってデー
タが送受信される複数の入出力処理装置と、 該入出力処理装置を介して該記憶装置に直接データ転送
する高速入出力装置と、 該入出力処理装置と該高速入出力装置よりも処理速度の
遅い低速入出力装置を含む複数の入出力装置とを両端に
アダプタを有する伝送路を介して接続し、該伝送路上で
送受信されるデータをブロック転送する入出力制御装置
において、 該アダプタ装置にバッファ・メモリと、該入出力処理装
置から送られてくるデータからブロック転送を要する入
出力装置の機番を識別する機番認識回路と、識別された
機番の転送速度を制御する転送速度制御回路とを設け、 前記機番認識回路により前記アダプタに接続され送受信
されるデータのブロック転送先となる低速入出力装置を
識別し、 前記入出力処理装置と前記識別された低速入出力装置間
でブロック転送される該データの転送速度を前記アダプ
タの該転送速度制御回路を使って当該識別された低速入
出力装置の制御速度に応じた低速の転送速度にするよう
にしたことを特徴とする入出力制御装置、によって達成
される。
共に当該記憶装置との間を高速な転送速度をもってデー
タが送受信される複数の入出力処理装置と、 該入出力処理装置を介して該記憶装置に直接データ転送
する高速入出力装置と、 該入出力処理装置と該高速入出力装置よりも処理速度の
遅い低速入出力装置を含む複数の入出力装置とを両端に
アダプタを有する伝送路を介して接続し、該伝送路上で
送受信されるデータをブロック転送する入出力制御装置
において、 該アダプタ装置にバッファ・メモリと、該入出力処理装
置から送られてくるデータからブロック転送を要する入
出力装置の機番を識別する機番認識回路と、識別された
機番の転送速度を制御する転送速度制御回路とを設け、 前記機番認識回路により前記アダプタに接続され送受信
されるデータのブロック転送先となる低速入出力装置を
識別し、 前記入出力処理装置と前記識別された低速入出力装置間
でブロック転送される該データの転送速度を前記アダプ
タの該転送速度制御回路を使って当該識別された低速入
出力装置の制御速度に応じた低速の転送速度にするよう
にしたことを特徴とする入出力制御装置、によって達成
される。
以下、本発明の実施例について図面に基づき説明する。
尚、第２図は入出力処理装置から入出力装置までの間の
システムの配置を示すブロック図であり、第１図と同一
箇所は同一符号を用いる。２−１および２−２はバッフ
ァ・メモリ、３は高速入出力装置、４は中速入出力装
置、５は低速入出力装置である。入出力処理装置ＣＨＰ
はアダプタＡと入出力インターフェースにて接続され、
入出力処理装置ＣＨＰのデータはバッファ・メモリ２−
１との間にて確認応答方式にて高速にブロック転送され
ている。このデータを電気／光変換して光ファイバ・ケ
ーブル１を介しアダプタＢに同期式転送方式にて送出さ
れる。アダプタＢは光／電気変換してそのデータをバッ
ファ・メモリ２−２に格納し、そのデータを高速・中速
・低速入出力装置３，４，５とそれぞれの確認応答方式
により転送するものである。図は高速・中速・低速入出
力装置３，４，５が各１台としてあるが各速度の入出力
装置は複数台であってもよい。
システムの配置を示すブロック図であり、第１図と同一
箇所は同一符号を用いる。２−１および２−２はバッフ
ァ・メモリ、３は高速入出力装置、４は中速入出力装
置、５は低速入出力装置である。入出力処理装置ＣＨＰ
はアダプタＡと入出力インターフェースにて接続され、
入出力処理装置ＣＨＰのデータはバッファ・メモリ２−
１との間にて確認応答方式にて高速にブロック転送され
ている。このデータを電気／光変換して光ファイバ・ケ
ーブル１を介しアダプタＢに同期式転送方式にて送出さ
れる。アダプタＢは光／電気変換してそのデータをバッ
ファ・メモリ２−２に格納し、そのデータを高速・中速
・低速入出力装置３，４，５とそれぞれの確認応答方式
により転送するものである。図は高速・中速・低速入出
力装置３，４，５が各１台としてあるが各速度の入出力
装置は複数台であってもよい。
この構成は前記したように本来、高速で処理されねばな
らないファイルＤＡＳＤの応答に支障を来すのである。
らないファイルＤＡＳＤの応答に支障を来すのである。
これに対処したものが本発明であり、第３図は本発明に
よる入出力制御装置の一実施例を示すアダプタのブロッ
ク図であり、第２図と同一箇所は同一符号を用いる。１
０は入出力装置機番認識回路、１１はデコーダ回路、１
２はバッファ・メモリ、１３はバッファ・メモリ制御回
路、１４は転送速度制御回路である。
よる入出力制御装置の一実施例を示すアダプタのブロッ
ク図であり、第２図と同一箇所は同一符号を用いる。１
０は入出力装置機番認識回路、１１はデコーダ回路、１
２はバッファ・メモリ、１３はバッファ・メモリ制御回
路、１４は転送速度制御回路である。
入出力装置機番認識回路１０は入出力処理装置ＣＨＰよ
り送られてくるデータ中から相手入出力装置の機番を選
別し機番番号を出力する。機番番号を受けたデコーダ回
路１１は機番を解読し、その機番入出力装置が高，中，
低速の何れなのかを決定して決定転送速度信号を転送速
度制御回路１４に入力するのである。転送速度制御回路
１４はこの信号によりデータ転送シーケンスにおいて、
選択された速度で入出力処理装置ＣＨＰとデータの送受
を行う。
り送られてくるデータ中から相手入出力装置の機番を選
別し機番番号を出力する。機番番号を受けたデコーダ回
路１１は機番を解読し、その機番入出力装置が高，中，
低速の何れなのかを決定して決定転送速度信号を転送速
度制御回路１４に入力するのである。転送速度制御回路
１４はこの信号によりデータ転送シーケンスにおいて、
選択された速度で入出力処理装置ＣＨＰとデータの送受
を行う。
バッファ・メモリ制御回路１３は入出力処理装置ＣＨＰ
からのデータを決定転送速度でバッファ・メモリ１２に
データを格納し、ブロック転送信号により、バッファ・
メモリ１２から上記選択された入出力装置に出力される
ものである。
からのデータを決定転送速度でバッファ・メモリ１２に
データを格納し、ブロック転送信号により、バッファ・
メモリ１２から上記選択された入出力装置に出力される
ものである。
尚、第３図のアダプタＡは入出力処理装置ＣＨＰ毎に対
応して設けられるものである。
応して設けられるものである。
すなわち、本実施例では、記憶装置Ｍｕと入出力処理装
置ＣＨＰとの間は基本的に従来と同様に高速転送される
ものであるが、入出力処理装置ＣＨＰと入出力装置とは
入出力装置の転送速度に応じてデータ転送がなされるよ
うにしている。
置ＣＨＰとの間は基本的に従来と同様に高速転送される
ものであるが、入出力処理装置ＣＨＰと入出力装置とは
入出力装置の転送速度に応じてデータ転送がなされるよ
うにしている。
入出力処理装置ＣＨＰのデータ転送速度と入出力装置の
データ転送速度を比較すると、入出力装置の方が遅いた
め、入出力処理装置ＣＨＰと入出力装置とのデータ転送
速度を入出力装置の転送速度に応ずるように遅くするこ
とによって、記憶装置Ｍｕに対して入出力処理装置ＣＨ
Ｐがアクセスする回数が低下することになり、ファイル
ＤＡＳＤの入出力処理装置と記憶装置Ｍｕに対するアク
セスが丁度重なる確率が減少する。
データ転送速度を比較すると、入出力装置の方が遅いた
め、入出力処理装置ＣＨＰと入出力装置とのデータ転送
速度を入出力装置の転送速度に応ずるように遅くするこ
とによって、記憶装置Ｍｕに対して入出力処理装置ＣＨ
Ｐがアクセスする回数が低下することになり、ファイル
ＤＡＳＤの入出力処理装置と記憶装置Ｍｕに対するアク
セスが丁度重なる確率が減少する。
従って、ファイルＤＡＳＤが応答に支障を持たされると
いうことが少なくなる。
いうことが少なくなる。
以上の説明のデコーダ回路１１は、例えば機番００乃至
２０の入出力装置は低速，機番２１乃至４０は中速，機
番４１乃至６０は高速用と予めデコーダ回路１１を作成
しておいてもよく、また逆に入出力装置を配置した後に
デコーダ回路１１を転送速度に適合するように作成して
もよいのはいうまでもない。
２０の入出力装置は低速，機番２１乃至４０は中速，機
番４１乃至６０は高速用と予めデコーダ回路１１を作成
しておいてもよく、また逆に入出力装置を配置した後に
デコーダ回路１１を転送速度に適合するように作成して
もよいのはいうまでもない。
以上の結果、入出力処理装置とアダプタとのデータ転送
速度は個々の入出力装置に適合したものとなる。
速度は個々の入出力装置に適合したものとなる。
以上の説明はデータを入出力処理装置ＣＨＰ側より送出
する場についてのみ述べたが、入出力装置側よりのデー
タは第３図下側に記した矢印に従って受信され同じよう
に動作する。
する場についてのみ述べたが、入出力装置側よりのデー
タは第３図下側に記した矢印に従って受信され同じよう
に動作する。
以上説明により明らかなように本発明による入出力制御
装置によれば入出力装置個々の転送速度に煩わされずに
ブロック転送を可能とし能率のよい入出力制御ができ、
本発明を電子計算機システムに適合すれば運用上極めて
利点の多いものとなる。
装置によれば入出力装置個々の転送速度に煩わされずに
ブロック転送を可能とし能率のよい入出力制御ができ、
本発明を電子計算機システムに適合すれば運用上極めて
利点の多いものとなる。
第１図は入出力処理装置と入出力装置との配置関係を示
すブロック図、第２図は本発明が適用される装置構成を
示すブロック図、第３図は本発明による一実施例のアダ
プタのブロック図である。 図において、ＡおよびＡ１乃至Ａ３とＢおよびＢ１乃至
Ｂ３はアダプタ，ＣＨＰおよびＣＨＰ１乃至ＣＨＰ４は
入出力処理装置，１および１−１乃至１−３は光ファイ
バ・ケーブル，３乃至５は入出力装置，１０は入出力装
置機番認識回路を示す。
すブロック図、第２図は本発明が適用される装置構成を
示すブロック図、第３図は本発明による一実施例のアダ
プタのブロック図である。 図において、ＡおよびＡ１乃至Ａ３とＢおよびＢ１乃至
Ｂ３はアダプタ，ＣＨＰおよびＣＨＰ１乃至ＣＨＰ４は
入出力処理装置，１および１−１乃至１−３は光ファイ
バ・ケーブル，３乃至５は入出力装置，１０は入出力装
置機番認識回路を示す。
Claims (1)
- 【請求項１】記憶装置に接続されると共に当該記憶装置
との間を高速な転送速度をもってデータが送受信される
複数の入出力処理装置と、 該入出力処理装置を介して該記憶装置に直接データ転送
する高速入出力装置と、 該入出力処理装置と該高速入出力装置よりも処理速度の
遅い低速入出力装置を含む複数の入出力装置とを両端に
アダプタを有する伝送路を介して接続し、該伝送路上で
送受信されるデータをブロック転送する入出力制御装置
において、 該アダプタ装置にバッファ・メモリと、該入出力処理装
置から送られてくるデータからブロック転送を要する入
出力装置の機番を識別する機番認識回路と、識別された
機番の転送速度を制御する転送速度制御回路とを設け、 前記機番認識回路により前記アダプタに接続され送受信
されるデータのブロック転送先となる低速入出力装置を
識別し、 前記入出力処理装置と前記識別された低速入出力装置間
でブロック転送される該データの転送速度を前記アダプ
タの該転送速度制御回路を使って当該識別された低速入
出力装置の制御速度に応じた低速の転送速度にするよう
にしたことを特徴とする入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56026531A JPH069036B2 (ja) | 1981-02-25 | 1981-02-25 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56026531A JPH069036B2 (ja) | 1981-02-25 | 1981-02-25 | 入出力制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57141741A JPS57141741A (en) | 1982-09-02 |
| JPH069036B2 true JPH069036B2 (ja) | 1994-02-02 |
Family
ID=12196061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56026531A Expired - Lifetime JPH069036B2 (ja) | 1981-02-25 | 1981-02-25 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069036B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59197918A (ja) * | 1983-04-23 | 1984-11-09 | Japan Radio Co Ltd | シリアルバツフア装置 |
| JPS6362066A (ja) * | 1986-09-03 | 1988-03-18 | Nec Corp | マイクロコンピユ−タ |
| JPH01136204A (ja) * | 1987-11-24 | 1989-05-29 | Mitsubishi Electric Corp | プログラマブルコントローラ |
| JP2724323B2 (ja) * | 1991-11-29 | 1998-03-09 | 株式会社ハル研究所 | 信号切換装置および信号切換方法 |
-
1981
- 1981-02-25 JP JP56026531A patent/JPH069036B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57141741A (en) | 1982-09-02 |
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