JPH04101252A - アドレス変換バッファクリア方式 - Google Patents
アドレス変換バッファクリア方式Info
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- JPH04101252A JPH04101252A JP2218790A JP21879090A JPH04101252A JP H04101252 A JPH04101252 A JP H04101252A JP 2218790 A JP2218790 A JP 2218790A JP 21879090 A JP21879090 A JP 21879090A JP H04101252 A JPH04101252 A JP H04101252A
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- 238000000034 method Methods 0.000 claims description 6
- 230000000694 effects Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アドレス変換バッファをクリアする方式に関
し、特にアドレス変換バッファの部分的なりリアを高速
に行うアドレス変換バッファクリア方式に関する。
し、特にアドレス変換バッファの部分的なりリアを高速
に行うアドレス変換バッファクリア方式に関する。
従来、仮想記憶方式を用いた計算機においては、メモリ
をアクセスするために論理アドレスを実アドレスに変換
する必要がある。このアドレス変換を高速に行うために
アドレス変換バッファを使用している。アドレス変換バ
ッファの構成を第２図に示す。
をアクセスするために論理アドレスを実アドレスに変換
する必要がある。このアドレス変換を高速に行うために
アドレス変換バッファを使用している。アドレス変換バ
ッファの構成を第２図に示す。
アドレス変換バッファを構成する１つの要素をエントリ
と呼び、このエントリは論理アドレスの特定ビットによ
りアドレスが決定され、登録されている内容の有効性を
示すバリッドビット５０（エントリをクリアするために
はこの値を０にする）、論理アドレス部５１、実ページ
アドレス部５２より構成されている。このアドレス変換
バッファは通常ＲＡＭで構成されており、−回の検索で
一個のエントリしか参照できない。この為、アドレス変
換バッファの部分クリアを行う場合、カウンタを備え、
カウンタによってアドレス変換バッファのアドレスを変
化させて全エントリの検索を行い、アドレス変換バッフ
ァの部分的クリアを行っている。
と呼び、このエントリは論理アドレスの特定ビットによ
りアドレスが決定され、登録されている内容の有効性を
示すバリッドビット５０（エントリをクリアするために
はこの値を０にする）、論理アドレス部５１、実ページ
アドレス部５２より構成されている。このアドレス変換
バッファは通常ＲＡＭで構成されており、−回の検索で
一個のエントリしか参照できない。この為、アドレス変
換バッファの部分クリアを行う場合、カウンタを備え、
カウンタによってアドレス変換バッファのアドレスを変
化させて全エントリの検索を行い、アドレス変換バッフ
ァの部分的クリアを行っている。
上述した従来のアドレス変換バッファの部分クリア方式
は、１サイクルで一個のエントリしか検索できず、全エ
ントリを参照してクリアを行わなければならないため、
エントリ数と同じサイクル数だけ時間がかかり、しかも
部分クリア処理中にアドレス変換バッファを使用できず
処理能力が低下するという欠点がある。
は、１サイクルで一個のエントリしか検索できず、全エ
ントリを参照してクリアを行わなければならないため、
エントリ数と同じサイクル数だけ時間がかかり、しかも
部分クリア処理中にアドレス変換バッファを使用できず
処理能力が低下するという欠点がある。
本発明は、論理ページアドレスの部分からなる部分論理
アドレス部と対応する実ページアドレス部から構成され
るアドレス変換バッファの部分的クリアを行う場合のア
ドレス変換バッファクリア方式において、第一の部分ア
ドレスと前記第一の部分アドレスを一部に含む第二の部
分アドレスと第三の部分アドレスとからなる論理ページ
アドレスとオフセットアドレスから構成される論理アド
レスを保持する論理アドレスレジスタと、前記アドレス
変換バッファの全エントリの前記部分論理アドレス部の
一部のコピーであって前記第一の部分アドレスとの比較
に使用されるビット部分を格納するラッチ群と、前記ラ
ッチ群出力と前記論理アドレスレジスタに保持された前
記論理ページアドレスにおける前記第一の部分アドレス
のデータと比較する比較器と、前記アドレス変換バッフ
ァのエントリ数と同じビット数を持ち前記アドレス変換
バッファの各エントリが有効が無効かを示すバリッドフ
ラグを格納するバリッドフラグレジスタと、前記論理ペ
ージアドレスにおける前記第三の部分アドレスが示すア
ドレスに対応する前記バリッドフラグを選択するバリッ
ドフラグ選択回路と、前記第三の部分アドレスが示すア
ドレスによりアクセスされた前記部分論理アドレス部の
出力と前記論理アドレスレジスタにおける前記第二の部
分アドレスとの比較を行い、前記比較が一致しかつ前記
バリッドフラグ選択回路で選択された前記バリッドフラ
グが有効性を示す場合に変換有効信号を出力する比較回
路を有し、システムより前記アドレス変換バッファへの
前記部分論理アドレスと前記実ページアドレスの登録要
求を受けて、前記部分論理アドレス部の前記第三の部分
アドレスで示されるアドレスに、前記第二の部分アドレ
スで示されるアドレスを書き込み、前記実ページアドレ
ス部の前記第三の部分アドレスで示されるアドレスに予
めシステムで用意された前記実ページアドレスを書き込
むと同時に、前記第三の部分アドレスで示されるアドレ
スに対応する前記ラッチ群における前記ラッチに前記第
一の部分アドレスで示されるアドレスを書き込み前記バ
リッドフラグレジスタの前記第三の部分アドレスで示さ
れるアドレスの対応ビットに有効情報を書き込むアドレ
ス変換バッファ登録手段と、前記システムより前記論理
アドレスの前記実アドレスへの変換要求を受けて、前記
比較回路の出力が前記変換有効信号の場合に前記実ペー
ジアドレス部の前記第三の部分アドレスで示されるアド
レスで読み出される前記実ページアドレスに前記論理ア
ドレスレジスタの中の前記オフセットアドレスを加算し
たアドレスを前記実アドレスとして出力するアドレス変
換手段と、前記システムより部分一致クリア指示を受け
て前記比較器における比較が一致した前記ラッチ群にお
ける前記エントリに対応する前記バリッドフラグを無効
化する部分クリア制御手段とを備えたことを特徴とする
。
アドレス部と対応する実ページアドレス部から構成され
るアドレス変換バッファの部分的クリアを行う場合のア
ドレス変換バッファクリア方式において、第一の部分ア
ドレスと前記第一の部分アドレスを一部に含む第二の部
分アドレスと第三の部分アドレスとからなる論理ページ
アドレスとオフセットアドレスから構成される論理アド
レスを保持する論理アドレスレジスタと、前記アドレス
変換バッファの全エントリの前記部分論理アドレス部の
一部のコピーであって前記第一の部分アドレスとの比較
に使用されるビット部分を格納するラッチ群と、前記ラ
ッチ群出力と前記論理アドレスレジスタに保持された前
記論理ページアドレスにおける前記第一の部分アドレス
のデータと比較する比較器と、前記アドレス変換バッフ
ァのエントリ数と同じビット数を持ち前記アドレス変換
バッファの各エントリが有効が無効かを示すバリッドフ
ラグを格納するバリッドフラグレジスタと、前記論理ペ
ージアドレスにおける前記第三の部分アドレスが示すア
ドレスに対応する前記バリッドフラグを選択するバリッ
ドフラグ選択回路と、前記第三の部分アドレスが示すア
ドレスによりアクセスされた前記部分論理アドレス部の
出力と前記論理アドレスレジスタにおける前記第二の部
分アドレスとの比較を行い、前記比較が一致しかつ前記
バリッドフラグ選択回路で選択された前記バリッドフラ
グが有効性を示す場合に変換有効信号を出力する比較回
路を有し、システムより前記アドレス変換バッファへの
前記部分論理アドレスと前記実ページアドレスの登録要
求を受けて、前記部分論理アドレス部の前記第三の部分
アドレスで示されるアドレスに、前記第二の部分アドレ
スで示されるアドレスを書き込み、前記実ページアドレ
ス部の前記第三の部分アドレスで示されるアドレスに予
めシステムで用意された前記実ページアドレスを書き込
むと同時に、前記第三の部分アドレスで示されるアドレ
スに対応する前記ラッチ群における前記ラッチに前記第
一の部分アドレスで示されるアドレスを書き込み前記バ
リッドフラグレジスタの前記第三の部分アドレスで示さ
れるアドレスの対応ビットに有効情報を書き込むアドレ
ス変換バッファ登録手段と、前記システムより前記論理
アドレスの前記実アドレスへの変換要求を受けて、前記
比較回路の出力が前記変換有効信号の場合に前記実ペー
ジアドレス部の前記第三の部分アドレスで示されるアド
レスで読み出される前記実ページアドレスに前記論理ア
ドレスレジスタの中の前記オフセットアドレスを加算し
たアドレスを前記実アドレスとして出力するアドレス変
換手段と、前記システムより部分一致クリア指示を受け
て前記比較器における比較が一致した前記ラッチ群にお
ける前記エントリに対応する前記バリッドフラグを無効
化する部分クリア制御手段とを備えたことを特徴とする
。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すアドレス変換ブロック
の構成図である。
の構成図である。
１は論理ページアドレスとオフセットを有する論理アド
レスレジスタ、２はアドレス変換バッファ、２−１はア
ドレス変換バッファ２の部分論理アドレス部、２−２は
アドレス変換バッファ２における論理アドレス部２−１
に対応する実ページアドレス部、４は部分論理アドレス
部２−１の部分一致クリア処理に使用されるビットのコ
ピーを格納するラッチ、５はラッチ４の出力と論理アド
レスレジスタ１における部分一致クリアに使用されるビ
ットとの比較を行う部分一致クリア比較器、６は部分一
致クリア指示時に部分一致クリア比較器５の一致出力よ
りアドレス変換バッファ２の無効化すべきエントリを決
定する部分クリア制御回路、７はアドレス変換バッファ
２のエントリ数と同じビット数を持ちアドレス変換バフ
ァの各エントリが有効か無効かを示すバリッドフラグを
格納するバリッドフラグレジスタ、８は論理アドレスに
よりアクセスされるアドレス変換バッファ２のエントリ
に対応するバリッドフラグを選択するバリッドフラグ選
択回路、９は部分論理アドレス部２−１の出力と論理ア
ドレスレジスタ１の一致の有無を検出しかつそのエント
リの有効性を検出する比較回路、１０は部分論理アドレ
ス部２−１と実ページアドレス部２−２の登録を行うア
ドレス変換バッファ登録手段、１１は論理ページアドレ
スを実ページアドレスに変換するアドレス変換手段、１
０１は論理アドレスの一部でアドレス変換バッファ２の
アドレスとして使用されるアドレス信号、１０２は論理
アドレスの一部で部分−致クリア処理に使用されるアド
レス信号、１０３は論理アドレスのキ一部でアドレス変
換バッファ２の部分論理アドレス部２−１に対応するア
ドレス信号、１０４は部分一致クリア指示を示す部分一
致クリア指示信号である。
レスレジスタ、２はアドレス変換バッファ、２−１はア
ドレス変換バッファ２の部分論理アドレス部、２−２は
アドレス変換バッファ２における論理アドレス部２−１
に対応する実ページアドレス部、４は部分論理アドレス
部２−１の部分一致クリア処理に使用されるビットのコ
ピーを格納するラッチ、５はラッチ４の出力と論理アド
レスレジスタ１における部分一致クリアに使用されるビ
ットとの比較を行う部分一致クリア比較器、６は部分一
致クリア指示時に部分一致クリア比較器５の一致出力よ
りアドレス変換バッファ２の無効化すべきエントリを決
定する部分クリア制御回路、７はアドレス変換バッファ
２のエントリ数と同じビット数を持ちアドレス変換バフ
ァの各エントリが有効か無効かを示すバリッドフラグを
格納するバリッドフラグレジスタ、８は論理アドレスに
よりアクセスされるアドレス変換バッファ２のエントリ
に対応するバリッドフラグを選択するバリッドフラグ選
択回路、９は部分論理アドレス部２−１の出力と論理ア
ドレスレジスタ１の一致の有無を検出しかつそのエント
リの有効性を検出する比較回路、１０は部分論理アドレ
ス部２−１と実ページアドレス部２−２の登録を行うア
ドレス変換バッファ登録手段、１１は論理ページアドレ
スを実ページアドレスに変換するアドレス変換手段、１
０１は論理アドレスの一部でアドレス変換バッファ２の
アドレスとして使用されるアドレス信号、１０２は論理
アドレスの一部で部分−致クリア処理に使用されるアド
レス信号、１０３は論理アドレスのキ一部でアドレス変
換バッファ２の部分論理アドレス部２−１に対応するア
ドレス信号、１０４は部分一致クリア指示を示す部分一
致クリア指示信号である。
アドレス変換バッファ２に部分論理アドレスと実ページ
アドレスの登録を行なう場合、アドレス変換バッファ登
録手段１０により、部分論理アドレス部２−１のアドレ
ス信号１０１で示されるアドレスに論理アドレス信号１
０３の内容を、実ページアドレス部２−２のアドレス信
号１０１で示されるアドレスに予めシステムで用意され
た実ページアドレスを書き込むと同時に、アドレス変換
バッファ２の書き込みエントリに対応するラッチ４とバ
リッドフラグレジスタ７に各々アドレス信号１０２の内
容と“１”°が書き込まれる。
アドレスの登録を行なう場合、アドレス変換バッファ登
録手段１０により、部分論理アドレス部２−１のアドレ
ス信号１０１で示されるアドレスに論理アドレス信号１
０３の内容を、実ページアドレス部２−２のアドレス信
号１０１で示されるアドレスに予めシステムで用意され
た実ページアドレスを書き込むと同時に、アドレス変換
バッファ２の書き込みエントリに対応するラッチ４とバ
リッドフラグレジスタ７に各々アドレス信号１０２の内
容と“１”°が書き込まれる。
アドレス変換バッファ２に論理アドレスを実アドレスに
変換するアクセスがあった場合、比較回路９において部
分論理アドレス部２−１の読み出しデータとアドレス信
号１０３の内容が一致し、かつバリッドフラグ選択回路
８の出力が１”の時、即ち比較回路９の出力がヒツトを
示すとき、アドレス変換手段１１により、アドレス変換
バ・ンファ２の実ページアドレス部２−２における論理
アドレスレジスタ１のアドレス信号１０１のアドレスで
示されるエントリの実ページアドレスに論理アドレスレ
ジスタ１の中のオフセットが加算され、実アドレスとし
て出力される（図示せず）。
変換するアクセスがあった場合、比較回路９において部
分論理アドレス部２−１の読み出しデータとアドレス信
号１０３の内容が一致し、かつバリッドフラグ選択回路
８の出力が１”の時、即ち比較回路９の出力がヒツトを
示すとき、アドレス変換手段１１により、アドレス変換
バ・ンファ２の実ページアドレス部２−２における論理
アドレスレジスタ１のアドレス信号１０１のアドレスで
示されるエントリの実ページアドレスに論理アドレスレ
ジスタ１の中のオフセットが加算され、実アドレスとし
て出力される（図示せず）。
このときラッチ４、部分一致クリア比較器５、部分クリ
ア制御回路６は使用されない。
ア制御回路６は使用されない。
次に、部分一致クリア指示信号１０４が“１′′となる
と、アドレス変換バッファ２の部分クリアが行われる。
と、アドレス変換バッファ２の部分クリアが行われる。
アドレス変換バッファ２の部分クリアとは論理アドレス
レジスタ１のアドレス信号１０２で示される内容と一致
するラッチデータを有するラッチのラッチ群４における
エントリに相当するバリッドフラグレジスタ７のビット
をクリアすることである。そのためまず、論理アドレス
の部分信号であるアドレス信号１０２と、ラッチ４の出
力が部分一致クリア比較器５で比較され、全エントリに
対する比較信号が部分クリア制御回路６に送られる。部
分クリア制御回路６では、部分一致クリア比較器５の出
力からアドレス信号１０２の内容と一致したエントリに
対応するフラグをリセットするようにバリッドフラグレ
ジスタ７に指示を出す。バリッドフラグレジスタ７では
部分クリア制御回路６から指示されたエントリに対応す
る全てのバリッドフラグに“０パを書き込む。
レジスタ１のアドレス信号１０２で示される内容と一致
するラッチデータを有するラッチのラッチ群４における
エントリに相当するバリッドフラグレジスタ７のビット
をクリアすることである。そのためまず、論理アドレス
の部分信号であるアドレス信号１０２と、ラッチ４の出
力が部分一致クリア比較器５で比較され、全エントリに
対する比較信号が部分クリア制御回路６に送られる。部
分クリア制御回路６では、部分一致クリア比較器５の出
力からアドレス信号１０２の内容と一致したエントリに
対応するフラグをリセットするようにバリッドフラグレ
ジスタ７に指示を出す。バリッドフラグレジスタ７では
部分クリア制御回路６から指示されたエントリに対応す
る全てのバリッドフラグに“０パを書き込む。
これにより部分一致クリア命令で指示したバリッドフラ
グの部分クリア即ち、アドレス変換バッファ２の部分ク
リアが一度に処理される。
グの部分クリア即ち、アドレス変換バッファ２の部分ク
リアが一度に処理される。
以上説明したように本発明によれば、アドレス変換バッ
ファにおける論理アドレスの部分一致クリア命令て比較
される部分を二重化してラッチ等で別に構成し、比較器
を介して部分一致クリア命令で指定した内容と合致する
ラッチデータを有するラッチのエントリに相当するバリ
ッドフラグレジスタにおけるバリッドフラグを一度にリ
セット出来るようにしたことにより、−度に、アドレス
変換バッファの部分一致クリアを行うことが出来、処理
能力を向上させる効果がある。
ファにおける論理アドレスの部分一致クリア命令て比較
される部分を二重化してラッチ等で別に構成し、比較器
を介して部分一致クリア命令で指定した内容と合致する
ラッチデータを有するラッチのエントリに相当するバリ
ッドフラグレジスタにおけるバリッドフラグを一度にリ
セット出来るようにしたことにより、−度に、アドレス
変換バッファの部分一致クリアを行うことが出来、処理
能力を向上させる効果がある。
回路、９・・・比較回路、１０・・・アドレス変換バッ
ファ登録手段、１１・・・アドレス変換手段、５０・・
・バリッドビット、５１・・・論理アドレス部、５２・
・・実ページアドレス部。
ファ登録手段、１１・・・アドレス変換手段、５０・・
・バリッドビット、５１・・・論理アドレス部、５２・
・・実ページアドレス部。
Claims (1)
- 論理ページアドレスの部分からなる部分論理アドレス部
と対応する実ページアドレス部から構成されるアドレス
変換バッファの部分的クリアを行う場合のアドレス変換
バッファクリア方式において、第一の部分アドレスと前
記第一の部分アドレスを一部に含む第二の部分アドレス
と第三の部分アドレスとからなる論理ページアドレスと
オフセットアドレスから構成される論理アドレスを保持
する論理アドレスレジスタと、前記アドレス変換バッフ
ァの全エントリの前記部分論理アドレス部の一部のコピ
ーであって前記第一の部分アドレスとの比較に使用され
るビット部分を格納するラッチ群と、前記ラッチ群出力
と前記論理アドレスレジスタに保持された前記論理ペー
ジアドレスにおける前記第一の部分アドレスのデータと
比較する比較器と、前記アドレス変換バッファのエント
リ数と同じビット数を持ち前記アドレス変換バッファの
各エントリが有効か無効かを示すバリッドフラグを格納
するバリッドフラグレジスタと、前記論理ページアドレ
スにおける前記第三の部分アドレスが示すアドレスに対
応する前記バリッドフラグを選択するバリッドフラグ選
択回路と、前記第三の部分アドレスが示すアドレスによ
りアクセスされた前記部分論理アドレス部の出力と前記
論理アドレスレジスタにおける前記第二の部分アドレス
との比較を行い、前記比較が一致しかつ前記バリッドフ
ラグ選択回路で選択された前記バリッドフラグが有効性
を示す場合に変換有効信号を出力する比較回路を有し、
システムより前記アドレス変換バッファへの前記部分論
理アドレスと前記実ページアドレスの登録要求を受けて
、前記部分論理アドレス部の前記第三の部分アドレスで
示されるアドレスに、前記第二の部分アドレスで示され
るアドレスを書き込み、前記実ページアドレス部の前記
第三の部分アドレスで示されるアドレスに予めシステム
で用意された前記実ページアドレスを書き込むと同時に
、前記第三の部分アドレスで示されるアドレスに対応す
る前記ラッチ群における前記ラッチに前記第一の部分ア
ドレスで示されるアドレスを書き込み前記バリッドフラ
グレジスタの前記第三の部分アドレスで示されるアドレ
スの対応ビットに有効情報を書き込むアドレス変換バッ
ファ登録手段と、前記システムより前記論理アドレスの
前記実アドレスへの変換要求を受けて、前記比較回路の
出力が前記変換有効信号の場合に前記実ページアドレス
部の前記第三の部分アドレスで示されるアドレスで読み
出される前記実ページアドレスに前記論理アドレスレジ
スタの中の前記オフセットアドレスを加算したアドレス
を前記実アドレスとして出力するアドレス変換手段と、
前記システムより部分一致クリア指示を受けて前記比較
器における比較が一致した前記ラッチ群における前記エ
ントリに対応する前記バリッドフラグを無効化する部分
クリア制御手段とを備えたことを特徴とするアドレス変
換バッファクリア方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2218790A JP2641319B2 (ja) | 1990-08-20 | 1990-08-20 | アドレス変換バッファクリア方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2218790A JP2641319B2 (ja) | 1990-08-20 | 1990-08-20 | アドレス変換バッファクリア方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04101252A true JPH04101252A (ja) | 1992-04-02 |
| JP2641319B2 JP2641319B2 (ja) | 1997-08-13 |
Family
ID=16725417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2218790A Expired - Fee Related JP2641319B2 (ja) | 1990-08-20 | 1990-08-20 | アドレス変換バッファクリア方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2641319B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009282920A (ja) * | 2008-05-26 | 2009-12-03 | Toshiba Corp | キャッシュメモリ装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5040239A (ja) * | 1973-08-17 | 1975-04-12 | ||
| JPS60138654A (ja) * | 1983-12-27 | 1985-07-23 | Hitachi Ltd | アドレス変換方式 |
| JPS6428757A (en) * | 1987-07-24 | 1989-01-31 | Hitachi Ltd | Address converting buffer control system |
-
1990
- 1990-08-20 JP JP2218790A patent/JP2641319B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5040239A (ja) * | 1973-08-17 | 1975-04-12 | ||
| JPS60138654A (ja) * | 1983-12-27 | 1985-07-23 | Hitachi Ltd | アドレス変換方式 |
| JPS6428757A (en) * | 1987-07-24 | 1989-01-31 | Hitachi Ltd | Address converting buffer control system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009282920A (ja) * | 2008-05-26 | 2009-12-03 | Toshiba Corp | キャッシュメモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2641319B2 (ja) | 1997-08-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |