JPH0690727B2 - マイクロ・プロセツサ - Google Patents
マイクロ・プロセツサInfo
- Publication number
- JPH0690727B2 JPH0690727B2 JP62048102A JP4810287A JPH0690727B2 JP H0690727 B2 JPH0690727 B2 JP H0690727B2 JP 62048102 A JP62048102 A JP 62048102A JP 4810287 A JP4810287 A JP 4810287A JP H0690727 B2 JPH0690727 B2 JP H0690727B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- line
- microprocessor
- instruction
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000872 buffer Substances 0.000 claims description 19
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、データの格納されたデータ・メモリと命令の
格納された命令メモリを異なった制御信号線，データ線
及びアドレス線によってアクセスするマイクロ・プロセ
ッサに於ける、書き換えの可能な命令メモリを外部より
のアクセスする回路を簡単化するマイクロ・プロセッサ
に関するものである。
格納された命令メモリを異なった制御信号線，データ線
及びアドレス線によってアクセスするマイクロ・プロセ
ッサに於ける、書き換えの可能な命令メモリを外部より
のアクセスする回路を簡単化するマイクロ・プロセッサ
に関するものである。
従来の技術 データの格納されたデータ・メモリと命令の格納された
命令メモリを異なった制御信号線，データ線及びアドレ
ス線を用いてアクセスする従来のマイクロ・プロセッサ
の従来例の一構成例を第３図に示す。
命令メモリを異なった制御信号線，データ線及びアドレ
ス線を用いてアクセスする従来のマイクロ・プロセッサ
の従来例の一構成例を第３図に示す。
第３図に於いて、10はマイクロ・プロセッサをリセット
するリセット線、11はタイミングを生成するタイミング
生成ユニット、12はデータ及びアドレスの演算処置を行
なう演算ユニット、13は命令フェッチ及びプログラムの
順序制御を行なう命令制御ユニット、21はデータ・メモ
リをアクセスする制御信号線、22はデータ・メモリをア
クセスするデータ線、23はデータ・メモリをアクセスす
るアドレス線、制御信号線21,データ線22及びアドレス
線23よりデータ・メモリをアクセスするデータ・バスを
構成する。31は命令メモリをアクセスする制御信号線、
32は命令メモリをアクセスするデータ線、33は命令メモ
リをアクセスするアドレス線、制御信号線31,データ線3
2及びアドレス線33より命令メモリをアクセスする命令
バスを構成する。14はリセット線10にリセット信号が与
えられている間命令バスの制御信号線31,データ線32及
びアドレス線33をマイクロ・プロセッサが解放するため
のバッファ、15はリセット信号が与えられている間デー
タ・バスの制御信号線21,データ線22及びアドレス線23
をマイクロ・プロセッサが解放するためのバッファであ
る。
するリセット線、11はタイミングを生成するタイミング
生成ユニット、12はデータ及びアドレスの演算処置を行
なう演算ユニット、13は命令フェッチ及びプログラムの
順序制御を行なう命令制御ユニット、21はデータ・メモ
リをアクセスする制御信号線、22はデータ・メモリをア
クセスするデータ線、23はデータ・メモリをアクセスす
るアドレス線、制御信号線21,データ線22及びアドレス
線23よりデータ・メモリをアクセスするデータ・バスを
構成する。31は命令メモリをアクセスする制御信号線、
32は命令メモリをアクセスするデータ線、33は命令メモ
リをアクセスするアドレス線、制御信号線31,データ線3
2及びアドレス線33より命令メモリをアクセスする命令
バスを構成する。14はリセット線10にリセット信号が与
えられている間命令バスの制御信号線31,データ線32及
びアドレス線33をマイクロ・プロセッサが解放するため
のバッファ、15はリセット信号が与えられている間デー
タ・バスの制御信号線21,データ線22及びアドレス線23
をマイクロ・プロセッサが解放するためのバッファであ
る。
このマイクロ・プロセッサを用いた演算処理装置の一構
成例を第４図に示す。
成例を第４図に示す。
第４図に於いて、１は第３図で示したマイクロ・プロセ
ッサ、４はデータを格納するデータ・メモリ、５は命令
を格納する書き換え可能な命令メモリ、６はホスト計算
機とデータ・メモリ４及び命令メモリ５との間でデータ
や命令を転送するデータ入出力回路、71,72,73はデータ
入出力回路６が命令メモリ５をアクセスするため制御信
号線21と31,データ線22と32及びアドレス線23と33を接
続するバッファ回路である。
ッサ、４はデータを格納するデータ・メモリ、５は命令
を格納する書き換え可能な命令メモリ、６はホスト計算
機とデータ・メモリ４及び命令メモリ５との間でデータ
や命令を転送するデータ入出力回路、71,72,73はデータ
入出力回路６が命令メモリ５をアクセスするため制御信
号線21と31,データ線22と32及びアドレス線23と33を接
続するバッファ回路である。
第４図を用いてデータ入出力回路によるデータ・メモリ
及び命令メモリのアクセスについて説明する。
及び命令メモリのアクセスについて説明する。
データ入出力回路６がデータ・メモリ４をアクセスする
場合は、マイクロ・プロセッサ１がデータ・メモリ４を
アクセスする制御信号線21,データ線22及びアドレス線2
3から成るデータ・バスを解放し、データ入出力回路６
がデータ・バスの使用権を獲得することによりデータ・
メモリ４をアクセスすることが出来る。これは、マイク
ロ・プロセッサ１がデータ・メモリ２をアクセスする必
要のないアクセス・サイクルを利用することにより、マ
イクロ・プロセッサが動作中でも実現される。
場合は、マイクロ・プロセッサ１がデータ・メモリ４を
アクセスする制御信号線21,データ線22及びアドレス線2
3から成るデータ・バスを解放し、データ入出力回路６
がデータ・バスの使用権を獲得することによりデータ・
メモリ４をアクセスすることが出来る。これは、マイク
ロ・プロセッサ１がデータ・メモリ２をアクセスする必
要のないアクセス・サイクルを利用することにより、マ
イクロ・プロセッサが動作中でも実現される。
次にデータ入出力回路６が命令メモリ４をアクセスする
場合は、マイクロ・プロセッサ１を実行させる以前に書
き換え可能な命令メモリ５に実行させる命令をセット
し、マイクロ・プロセッサ１のリセット線10にリセット
信号を与え初期化する。このリセット信号が与えられて
いる間、マイクロ・プロセッサ１はバッファ14,15によ
りデータ・メモリ４及び命令メモリ５のアクセスを行な
うデータ・バス及び命令バスを解放するので、データ入
出力回路６はバッファ71,72,73を介して、命令メモリ５
をアクセスすることが出来る。
場合は、マイクロ・プロセッサ１を実行させる以前に書
き換え可能な命令メモリ５に実行させる命令をセット
し、マイクロ・プロセッサ１のリセット線10にリセット
信号を与え初期化する。このリセット信号が与えられて
いる間、マイクロ・プロセッサ１はバッファ14,15によ
りデータ・メモリ４及び命令メモリ５のアクセスを行な
うデータ・バス及び命令バスを解放するので、データ入
出力回路６はバッファ71,72,73を介して、命令メモリ５
をアクセスすることが出来る。
発明が解決しようとする問題点 従来方式のマイクロ・プロセッサを用いた演算処理装置
で命令メモリのアクセスを行なうためには、リセット信
号が与えられている間のみデータ・バスと命令バスとを
接続するバッファを備える必要があり、データ及びアド
レス幅が増加するとバッファ及び制御回路が増大する。
で命令メモリのアクセスを行なうためには、リセット信
号が与えられている間のみデータ・バスと命令バスとを
接続するバッファを備える必要があり、データ及びアド
レス幅が増加するとバッファ及び制御回路が増大する。
本発明は、前記従来の欠点に鑑み、演算処理装置の回路
構成の簡単化を図ることができるマイクロ・プロセッサ
を提供することを目的とする。
構成の簡単化を図ることができるマイクロ・プロセッサ
を提供することを目的とする。
問題点を解決するための手段 本発明は、マイクロ・プロセッサに要求信号が与えられ
ている間、データ・バスの制御信号線，データ線及びア
ドレス線との制御信号線，データ線及びアドレス線とを
それぞれ接続するバッファを備えたマイクロ・プロセッ
サである。
ている間、データ・バスの制御信号線，データ線及びア
ドレス線との制御信号線，データ線及びアドレス線とを
それぞれ接続するバッファを備えたマイクロ・プロセッ
サである。
作用 データ入出力回路から命令メモリをアクセスするための
バッファを備えなくても、マイクロ・プロセッサに要求
信号を与え、マイクロ・プロセッサを介してアクセスで
きるので、演算処理装置の回路構成を簡単化することが
出来る。
バッファを備えなくても、マイクロ・プロセッサに要求
信号を与え、マイクロ・プロセッサを介してアクセスで
きるので、演算処理装置の回路構成を簡単化することが
出来る。
実施例 本発明の実施例を図面により詳述する。
第１図は本発明の一実施例の構成を示したものである。
第１図に於いて、10はマイクロ・プロセッサをリセット
するリセット線、11はタイミングを生成するタイミング
生成ユニット、12はデータ及びアドレスの演算処理を行
なう演算ユニット、13は命令フェッチ及びプログラムの
順序制御を行なう命令制御ユニット、21はデータ・メモ
リをアクセスする制御信号線、22はデータ・メモリをア
クセスするデータ線、23はデータ・メモリをアクセスす
るアドレス線、制御信号線21,データ線22及びアドレス
線23よりデータ・メモリをアクセスするデータ・バスを
構成する。31は命令メモリをアクセスする制御信号線、
32は命令メモリをアクセスするデータ線、33は命令メモ
リをアクセスするアドレス線、制御信号線31,データ線3
2及びアドレス線33より命令メモリをアクセスする命令
バスを構成する。14はリセット線10にリセット信号が与
えられている間命令バスの制御信号線31,データ線32及
びアドレス線33をマイクロ・プロセッサが解放するため
のバッファ、15はリセット信号が与えられている間デー
タ・バスの制御信号線21,データ線22及びアドレス線23
をマイクロ・プロセッサが解放するためのバッファ、16
はリセット信号が与えられている間データ・バスの制御
信号線21,データ線22及びアドレス線23と命令バスの制
御信号線31,データ線32及びアドレス線33とをそれぞれ
接続するバッファである。
するリセット線、11はタイミングを生成するタイミング
生成ユニット、12はデータ及びアドレスの演算処理を行
なう演算ユニット、13は命令フェッチ及びプログラムの
順序制御を行なう命令制御ユニット、21はデータ・メモ
リをアクセスする制御信号線、22はデータ・メモリをア
クセスするデータ線、23はデータ・メモリをアクセスす
るアドレス線、制御信号線21,データ線22及びアドレス
線23よりデータ・メモリをアクセスするデータ・バスを
構成する。31は命令メモリをアクセスする制御信号線、
32は命令メモリをアクセスするデータ線、33は命令メモ
リをアクセスするアドレス線、制御信号線31,データ線3
2及びアドレス線33より命令メモリをアクセスする命令
バスを構成する。14はリセット線10にリセット信号が与
えられている間命令バスの制御信号線31,データ線32及
びアドレス線33をマイクロ・プロセッサが解放するため
のバッファ、15はリセット信号が与えられている間デー
タ・バスの制御信号線21,データ線22及びアドレス線23
をマイクロ・プロセッサが解放するためのバッファ、16
はリセット信号が与えられている間データ・バスの制御
信号線21,データ線22及びアドレス線23と命令バスの制
御信号線31,データ線32及びアドレス線33とをそれぞれ
接続するバッファである。
本発明のマイクロ・プロセッサを用いた演算処理装置の
一構成例を第２図に示す。
一構成例を第２図に示す。
第２図に於いて、１は第１図で示したマイクロ・プロセ
ッサ、４はデータを格納するデータ・メモリ、５は命令
を格納する書き換え可能な命令メモリ、６はホスト計算
機とデータ・メモリ４及び命令メモリ５との間でデータ
や命令を転送するデータ入出力回路である。
ッサ、４はデータを格納するデータ・メモリ、５は命令
を格納する書き換え可能な命令メモリ、６はホスト計算
機とデータ・メモリ４及び命令メモリ５との間でデータ
や命令を転送するデータ入出力回路である。
第２図を用いてデータ入出力回路によるデータ・メモリ
及び命令メモリのアクセスについて説明する。
及び命令メモリのアクセスについて説明する。
データ入出力回路６がデータ・メモリ４をアクセスする
場合は、マイクロ・プロセッサ１がデータ・メモリ４を
アクセスする制御信号線21,データ線22及びアドレス線2
3から成るデータ・バスを解放し、データ入出力回路６
がデータ・バスの使用権を獲得することによりデータ・
メモリ４をアクセスすることが出来る。これは、マイク
ロ・プロセッサ１がデータ・メモリ４をアクセスする必
要のないアクセス・サイクルを利用することにより、マ
イクロ・プロセッサが動作中でも実現される。
場合は、マイクロ・プロセッサ１がデータ・メモリ４を
アクセスする制御信号線21,データ線22及びアドレス線2
3から成るデータ・バスを解放し、データ入出力回路６
がデータ・バスの使用権を獲得することによりデータ・
メモリ４をアクセスすることが出来る。これは、マイク
ロ・プロセッサ１がデータ・メモリ４をアクセスする必
要のないアクセス・サイクルを利用することにより、マ
イクロ・プロセッサが動作中でも実現される。
次にデータ入出力回路６が命令メモリ５をアクセスする
場合は、マイクロ・プロセッサ１を実行させる以前に書
き換え可能な命令メモリ５に実行させる命令をセット
し、マイクロ・プロセッサ１のリセット線10にリセット
信号を与え初期化する。このリセット信号が与えられて
いる間、マイクロ・プロセッサ１はデータ・バスと命令
バスとを接続するバッファとなるので、データ入出力回
路６はマイクロ・プロセッサを介して、命令メモリ５を
アクセスすることが出来る。
場合は、マイクロ・プロセッサ１を実行させる以前に書
き換え可能な命令メモリ５に実行させる命令をセット
し、マイクロ・プロセッサ１のリセット線10にリセット
信号を与え初期化する。このリセット信号が与えられて
いる間、マイクロ・プロセッサ１はデータ・バスと命令
バスとを接続するバッファとなるので、データ入出力回
路６はマイクロ・プロセッサを介して、命令メモリ５を
アクセスすることが出来る。
なお以上の実施例においてリセット線は一般にマイクロ
コンピュータに要求信号を送る要求線であってよい。
コンピュータに要求信号を送る要求線であってよい。
発明の効果 以上、詳細に説明したように、本発明のマイクロ・プロ
セッサを用いた演算処理装置は、マイクロ・プロセッサ
にリセット信号が与えられている間、マイクロ・プロセ
ッサがデータ・バスと命令バスとを接続するバッファと
して動作するので、演算処理装置の回路構成を簡単化で
きる効果がある。
セッサを用いた演算処理装置は、マイクロ・プロセッサ
にリセット信号が与えられている間、マイクロ・プロセ
ッサがデータ・バスと命令バスとを接続するバッファと
して動作するので、演算処理装置の回路構成を簡単化で
きる効果がある。
第１図は本発明の一実施例のマイクロ・プロセッサの構
成図、第２図は第１図のマイクロ・プロセッサを用いた
演算処理装置の一構成図、第３図は従来のマイクロ・プ
ロセッサの構成図、第４図は第３図のマイクロ・プロセ
ッサを用いた演算処理装置の構成図である。 １……マイクロ・プロセッサ、11……タイミング生成ユ
ニット、12……演算ユニット、13……命令制御ユニッ
ト、14,15,16……バッファ、21,31……制御信号線、22,
32……データ線、23,33……アドレス線、４……データ
・メモリ、５……命令メモリ、６……データ入出力回
路、71,72,73……バッファ。
成図、第２図は第１図のマイクロ・プロセッサを用いた
演算処理装置の一構成図、第３図は従来のマイクロ・プ
ロセッサの構成図、第４図は第３図のマイクロ・プロセ
ッサを用いた演算処理装置の構成図である。 １……マイクロ・プロセッサ、11……タイミング生成ユ
ニット、12……演算ユニット、13……命令制御ユニッ
ト、14,15,16……バッファ、21,31……制御信号線、22,
32……データ線、23,33……アドレス線、４……データ
・メモリ、５……命令メモリ、６……データ入出力回
路、71,72,73……バッファ。
Claims (2)
- 【請求項１】データが格納されたデータ・メモリをアク
セスする制御信号線，データ線及びアドレス線から成る
データ・バスと、命令の格納された書き換え可能な命令
メモリをアクセスする制御信号線，データ線及びアドレ
ス線から成る命令バスと、データ及びアドレスの演算処
理を行なう演算ユニットと、前記命令メモリからの命令
のフェッチ及びプログラムの順序制御を行なう命令制御
ユニットと、タイミングを生成するタイミング生成ユニ
ットと、マイクロ・プロセッサの前記データ・バスと前
記命令バスを開放させる要求信号を入力する要求線と、
前記要求線に要求信号が与えられている間前記データ・
バスの制御信号線，データ線及びアドレス線と前記命令
バスの制御信号線，データ線及びアドレス線とをそれぞ
れ接続するバッファとを備え、前記要求線に要求信号を
与えている間は前記データ・バスと前記命令バスとを接
続することにより、データ・バスからマイクロ・プロセ
ッサを介して命令バスに接続された書き換え可能な命令
メモリをアクセスできることを特徴とするマイクロ・プ
ロセッサ。 - 【請求項２】要求信号がマイクロ・プロセッサをリセッ
トするリセット信号，要求線がリセット線であることを
特徴とする特許請求の範囲第１項記載のマイクロ・プロ
セッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62048102A JPH0690727B2 (ja) | 1987-03-03 | 1987-03-03 | マイクロ・プロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62048102A JPH0690727B2 (ja) | 1987-03-03 | 1987-03-03 | マイクロ・プロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63214862A JPS63214862A (ja) | 1988-09-07 |
| JPH0690727B2 true JPH0690727B2 (ja) | 1994-11-14 |
Family
ID=12793950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62048102A Expired - Lifetime JPH0690727B2 (ja) | 1987-03-03 | 1987-03-03 | マイクロ・プロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0690727B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0341544A (ja) * | 1989-07-07 | 1991-02-22 | Hitachi Ltd | マルチバスデータ転送制御方式のデータ処理装置 |
-
1987
- 1987-03-03 JP JP62048102A patent/JPH0690727B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63214862A (ja) | 1988-09-07 |
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