JPH0691074B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0691074B2 JPH0691074B2 JP60067717A JP6771785A JPH0691074B2 JP H0691074 B2 JPH0691074 B2 JP H0691074B2 JP 60067717 A JP60067717 A JP 60067717A JP 6771785 A JP6771785 A JP 6771785A JP H0691074 B2 JPH0691074 B2 JP H0691074B2
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- Japan
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- film
- silicon nitride
- semiconductor device
- sin
- assg
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
Landscapes
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体基板に複数個のMOS FET等の素子が形
成された半導体装置に関する。
成された半導体装置に関する。
〔発明の概要〕 本発明は、半導体基板に形成した保護膜上に、不純物含
有シリケート・ガラス膜および水素を含む窒化シリコン
膜を少なくとも有する半導体装置において、 保護膜と、水素を含む窒化シリコン膜との間に、５重量
％以下のＰ（燐）を含むシリケート・ガラス膜と窒化シ
リコン膜とを設けることにより、 半導体基板と保護膜との界面に存在する電荷の密度を低
下させるとともに、Al（アルミニウム）系配線材の腐食
を防止するものである。
有シリケート・ガラス膜および水素を含む窒化シリコン
膜を少なくとも有する半導体装置において、 保護膜と、水素を含む窒化シリコン膜との間に、５重量
％以下のＰ（燐）を含むシリケート・ガラス膜と窒化シ
リコン膜とを設けることにより、 半導体基板と保護膜との界面に存在する電荷の密度を低
下させるとともに、Al（アルミニウム）系配線材の腐食
を防止するものである。
例えば、ＮチャンネルMOS型FET（電界効果トランジス
タ）あるいはバイポーラ・トランジスタを有するIC（集
積回路）やLSI（大規模集積回路）等の半導体装置にお
いて、半導体基板上にAsSG（砒素シリケート・ガラス）
あるいはSbSG（アンチモン・シリケート・ガラス）等よ
り成るリフロー膜を形成し、さらにこのリフロー膜上に
直接あるいはSiO2層を介してプラズマSi（窒化シリコ
ン）膜を形成した構造が知られている。
タ）あるいはバイポーラ・トランジスタを有するIC（集
積回路）やLSI（大規模集積回路）等の半導体装置にお
いて、半導体基板上にAsSG（砒素シリケート・ガラス）
あるいはSbSG（アンチモン・シリケート・ガラス）等よ
り成るリフロー膜を形成し、さらにこのリフロー膜上に
直接あるいはSiO2層を介してプラズマSi（窒化シリコ
ン）膜を形成した構造が知られている。
すなわち、第３図はこのような半導体装置の一例とし
て、ＮチャンネルMOS型FET素子30,30を有するICあるい
はLSIの一部を示している。この第３図において、例え
ばＮ型シリコン半導体基板31の表面に臨んでＰ型領域32
が形成され、このＰ型領域32の表面に臨んで上記FET素
子30,30のソース、ドレイン領域となるN+型領域が拡散
法等により形成されている。ここで、Ｐ型領域32の表面
には選択酸化法等によりSiO2の絶縁保護膜33を形成し、
この保護膜33上にPoLy−Si（多結晶シリコン）より成る
ゲート電極34や配線電極35等を形成した後、PSG（燐シ
リケート・ガラス）,BPSG（ホウ素、燐シリケート・ガ
ラス）,AsSG（アンチモン・シリケート・ガラス）のリ
フロー膜36を形成している。この例えばAsSGのリフロー
膜36は、比較的低温でリフロー処理が行え、Al（アルミ
ニウム）電極35等を形成したときのAlの腐蝕やマイグレ
ーションによる悪影響が少く配線の信頼性が高い等の特
長を有している。次に、AsSGリフロー膜36上に、必要に
応じてAl電極37等を形成した後、表面安定化（パシベー
ション）用のSiN（窒化シリコン）膜38をプラズマCVD法
により被着形成する。このプラズマSiN膜38は、耐湿性
や化学的安定性あるいは物理的安定性に優れ、また比較
的低温で被着形成が行えるという利点を有している。
て、ＮチャンネルMOS型FET素子30,30を有するICあるい
はLSIの一部を示している。この第３図において、例え
ばＮ型シリコン半導体基板31の表面に臨んでＰ型領域32
が形成され、このＰ型領域32の表面に臨んで上記FET素
子30,30のソース、ドレイン領域となるN+型領域が拡散
法等により形成されている。ここで、Ｐ型領域32の表面
には選択酸化法等によりSiO2の絶縁保護膜33を形成し、
この保護膜33上にPoLy−Si（多結晶シリコン）より成る
ゲート電極34や配線電極35等を形成した後、PSG（燐シ
リケート・ガラス）,BPSG（ホウ素、燐シリケート・ガ
ラス）,AsSG（アンチモン・シリケート・ガラス）のリ
フロー膜36を形成している。この例えばAsSGのリフロー
膜36は、比較的低温でリフロー処理が行え、Al（アルミ
ニウム）電極35等を形成したときのAlの腐蝕やマイグレ
ーションによる悪影響が少く配線の信頼性が高い等の特
長を有している。次に、AsSGリフロー膜36上に、必要に
応じてAl電極37等を形成した後、表面安定化（パシベー
ション）用のSiN（窒化シリコン）膜38をプラズマCVD法
により被着形成する。このプラズマSiN膜38は、耐湿性
や化学的安定性あるいは物理的安定性に優れ、また比較
的低温で被着形成が行えるという利点を有している。
ところで、このようなAsSGリフロー膜36上にプラズマSi
N膜38を積層形成した構造において、いわゆるフォーミ
ング・アニール処理を例えば350〜450℃の温度範囲で30
分〜120分程度行うと、基板のSiとSiO2絶縁保護膜33と
の界面に存在する電荷の密度ＱSSが著るしく増大し、特
に各FET素子30,30間の素子分離領域39の界面電荷密度Ｑ
SSが増加することによって、素子間の絶縁分離が有効に
行えなくなる。すなわち、通常のＱSSの値は１〜５×10
10cm-2程度であるのに対し、上記構成におけるＱSSの値
は１〜５×1212cm-2にも達し、素子分離領域39が略導通
状態に近くなってしまう。
N膜38を積層形成した構造において、いわゆるフォーミ
ング・アニール処理を例えば350〜450℃の温度範囲で30
分〜120分程度行うと、基板のSiとSiO2絶縁保護膜33と
の界面に存在する電荷の密度ＱSSが著るしく増大し、特
に各FET素子30,30間の素子分離領域39の界面電荷密度Ｑ
SSが増加することによって、素子間の絶縁分離が有効に
行えなくなる。すなわち、通常のＱSSの値は１〜５×10
10cm-2程度であるのに対し、上記構成におけるＱSSの値
は１〜５×1212cm-2にも達し、素子分離領域39が略導通
状態に近くなってしまう。
これは、プラズマSiN膜38〔Ｈ〕（水素）を５〜20atm％
と比較的多量に含んでいる点、および上記リフロー膜36
となるAsSGあるいはSbSG等をCVD形成するときのソース
・ガスにAsCl2やSbCl3等のCl（塩素）系ガスを用いてい
る点が原因となって、上記アニール処理時に、プラズマ
SiN膜38の〔Ｈ〕が移動し、途中のリフロー膜36に捕え
られることなくSi（基板）−SiO2（保護膜）界面にまで
到達して電荷として蓄積され、いわゆるフィールド反転
現象が生じて上記素子分離領域のSi−SiO2界面に擬似的
なＮチャンネルが形成されてしまうからと考えられてい
る。
と比較的多量に含んでいる点、および上記リフロー膜36
となるAsSGあるいはSbSG等をCVD形成するときのソース
・ガスにAsCl2やSbCl3等のCl（塩素）系ガスを用いてい
る点が原因となって、上記アニール処理時に、プラズマ
SiN膜38の〔Ｈ〕が移動し、途中のリフロー膜36に捕え
られることなくSi（基板）−SiO2（保護膜）界面にまで
到達して電荷として蓄積され、いわゆるフィールド反転
現象が生じて上記素子分離領域のSi−SiO2界面に擬似的
なＮチャンネルが形成されてしまうからと考えられてい
る。
なお、光CVD法やスパッタリング等により被着形成され
たSiN（窒化シリコン）膜にも水素が含まれており、上
述したプラズマSiN膜と同様な悪影響が生じ得る。
たSiN（窒化シリコン）膜にも水素が含まれており、上
述したプラズマSiN膜と同様な悪影響が生じ得る。
また、配線電極にAl（アルミニウム）を用いる場合に
は、層間絶縁膜によるAl腐食を防止することが必要とさ
れる。
は、層間絶縁膜によるAl腐食を防止することが必要とさ
れる。
本発明は、このような実情に鑑み、AsSG等のシリケート
・ガラスによりリフロー膜と、水素を含む窒化シリコン
膜とが積層形成された半導体装置における基板と保護膜
との界面の電荷密度の増大を抑えるとともに、Al配線電
極等の腐食を防止可能な半導体装置の提供を目的とす
る。
・ガラスによりリフロー膜と、水素を含む窒化シリコン
膜とが積層形成された半導体装置における基板と保護膜
との界面の電荷密度の増大を抑えるとともに、Al配線電
極等の腐食を防止可能な半導体装置の提供を目的とす
る。
上述の問題点を解決するために、本発明の半導体装置
は、半導体基板に形成した保護膜上に、少なくとも一層
の不純物を含むシリケート・ガラス膜と、水素を含む窒
化シリコン膜が順次積層形成されてなる半導体装置にお
いて、上記保護膜とシリケート・ガラス膜の間に窒化シ
リコン膜が形成されるとともに、この窒化シリコン膜と
上記水素を含む窒化シリコン膜の間に燐の含有量が５重
量％以下のシリケート・ガラス膜が少なくとも一層形成
されていることを特徴としている。
は、半導体基板に形成した保護膜上に、少なくとも一層
の不純物を含むシリケート・ガラス膜と、水素を含む窒
化シリコン膜が順次積層形成されてなる半導体装置にお
いて、上記保護膜とシリケート・ガラス膜の間に窒化シ
リコン膜が形成されるとともに、この窒化シリコン膜と
上記水素を含む窒化シリコン膜の間に燐の含有量が５重
量％以下のシリケート・ガラス膜が少なくとも一層形成
されていることを特徴としている。
保護膜と窒化シリコン膜との間に、５重量％以下のPSG
膜とSiN膜とを設けたことにより、半導体基板と保護膜
との界面に存在する電荷密ＱSSの増大を防止できるとと
もに、Al（アルミニウム）配線電極の腐食も防止でき
る。
膜とSiN膜とを設けたことにより、半導体基板と保護膜
との界面に存在する電荷密ＱSSの増大を防止できるとと
もに、Al（アルミニウム）配線電極の腐食も防止でき
る。
以下、本発明に係る好ましい実施例について、図面を参
照しながら説明する。
照しながら説明する。
第１図は本発明の第１の実施例の要部を示す概略断面図
であり、Si半導体基板１のＰ型領域の表面に臨んで、Ｎ
型のソース領域2Sおよびドレイン領域2Dが例えば拡散法
等によりそれぞれ複数組形成されている。これらのソー
ス領域2Sとドレイン領域2Dとで挾まれた能動領域の上方
には、膜厚の薄いSiO2等より成るゲート絶縁膜3Gを介し
てPoly−Si（多結晶シリコン）より成るゲート電極4Gが
形成されている。ここで、ゲート絶縁膜3Gについては、
Si基板表面に対して例えば選択酸化法を施すことによ
り、他の部分の膜厚の厚い（例えば3000〜8000Å程度
の）フィールド絶縁膜3Fとともに形成すればよい。フィ
ールド絶縁膜3Fには、必要に応じて例えばPoly−Siより
成る配線電極4Wを形成しておけばよい。これらのゲート
絶縁膜3Gおよびフィールド絶縁膜3Fより成る絶縁保護膜
３上には、SiN（窒化シリコン）薄膜５がプラズマCVD法
や減圧CVD法等により被着形成される。このSiN薄膜５
は、約100Å程度あるいはそれ以上で、ストレス等を考
慮して500Å以下の厚みとすることが好ましい。このSiN
薄膜５上には、AsSG（砒素シリケート・ガラス）が例え
ばCVD法により3000〜8000Å程度の厚みに被着形成さ
れ、その後、例えば900℃、10分間程度の加熱によるリ
フロー処理（あるいはガラス・フロー処理）が施され
て、AsSGリフロー膜６が形成されている。このリフロー
処理は、上記加熱時のガラスの流動現象を利用して、エ
ッチング縁部等の段部の傾斜をゆるくし、断線等を防止
するためのものである。
であり、Si半導体基板１のＰ型領域の表面に臨んで、Ｎ
型のソース領域2Sおよびドレイン領域2Dが例えば拡散法
等によりそれぞれ複数組形成されている。これらのソー
ス領域2Sとドレイン領域2Dとで挾まれた能動領域の上方
には、膜厚の薄いSiO2等より成るゲート絶縁膜3Gを介し
てPoly−Si（多結晶シリコン）より成るゲート電極4Gが
形成されている。ここで、ゲート絶縁膜3Gについては、
Si基板表面に対して例えば選択酸化法を施すことによ
り、他の部分の膜厚の厚い（例えば3000〜8000Å程度
の）フィールド絶縁膜3Fとともに形成すればよい。フィ
ールド絶縁膜3Fには、必要に応じて例えばPoly−Siより
成る配線電極4Wを形成しておけばよい。これらのゲート
絶縁膜3Gおよびフィールド絶縁膜3Fより成る絶縁保護膜
３上には、SiN（窒化シリコン）薄膜５がプラズマCVD法
や減圧CVD法等により被着形成される。このSiN薄膜５
は、約100Å程度あるいはそれ以上で、ストレス等を考
慮して500Å以下の厚みとすることが好ましい。このSiN
薄膜５上には、AsSG（砒素シリケート・ガラス）が例え
ばCVD法により3000〜8000Å程度の厚みに被着形成さ
れ、その後、例えば900℃、10分間程度の加熱によるリ
フロー処理（あるいはガラス・フロー処理）が施され
て、AsSGリフロー膜６が形成されている。このリフロー
処理は、上記加熱時のガラスの流動現象を利用して、エ
ッチング縁部等の段部の傾斜をゆるくし、断線等を防止
するためのものである。
なお、例えばこのリフロー処理前の上記AsSG被着形成後
には、ソース、ドレイン各領域2S,2Dに対するコンタク
ト用の窓開け処理が施され、ソース、ドレイン各電極7
S,7Dが形成されることにより、ＮチャンネルMOS型FET
（電界効果トランジスタ）の素子が形成されるわけであ
る。
には、ソース、ドレイン各領域2S,2Dに対するコンタク
ト用の窓開け処理が施され、ソース、ドレイン各電極7
S,7Dが形成されることにより、ＮチャンネルMOS型FET
（電界効果トランジスタ）の素子が形成されるわけであ
る。
次に、AsSG膜６を例えば層間絶縁膜として用い、このAs
SG膜６上に必要に応じてAl（アルミニウム）等より成る
配線電極8aを形成した後、PSG（燐シリケート・ガラ
ス）を例えばCVD法等により被着形成することにより、P
SG膜９を形成している。このときのPSG膜９の厚みは300
0〜8000Åとしており、Ｐ（燐）の濃度は５重量％以下
としている。
SG膜６上に必要に応じてAl（アルミニウム）等より成る
配線電極8aを形成した後、PSG（燐シリケート・ガラ
ス）を例えばCVD法等により被着形成することにより、P
SG膜９を形成している。このときのPSG膜９の厚みは300
0〜8000Åとしており、Ｐ（燐）の濃度は５重量％以下
としている。
次に、PSG膜９上に、必要に応じてAl等より成る配線電
極8bを形成した後、プラズマCVD法によりSiN（窒化シリ
コン）膜10を例えば7500〜12000Å（0.75〜1.2μｍ）程
度の厚さに被着形成する。
極8bを形成した後、プラズマCVD法によりSiN（窒化シリ
コン）膜10を例えば7500〜12000Å（0.75〜1.2μｍ）程
度の厚さに被着形成する。
このように、最上層のプラズマSiN膜10とSiO2等の絶縁
保護膜３との間に、Ｐ（燐）濃度が５重量％以下のPSG
膜９との膜厚が約100A程度から500Å以下の範囲のSiN薄
膜５とを設けた構造によれば、絶縁保護膜３のフィール
ド絶縁膜3FとSi基板１との界面電荷密度ＱSSの増大を抑
制することができるのみならず、PSG膜９のＰ濃度が比
較的低いため、Al配線電極8a,8b等の腐食を防止するこ
とができる。また、PSG膜を用いているため、CVD形成し
たSiO2膜に比べて、ストレスの大幅な低減ができ、減圧
CVD法によるPSG膜の形成の導入も可能となって、多層配
線に好適である。
保護膜３との間に、Ｐ（燐）濃度が５重量％以下のPSG
膜９との膜厚が約100A程度から500Å以下の範囲のSiN薄
膜５とを設けた構造によれば、絶縁保護膜３のフィール
ド絶縁膜3FとSi基板１との界面電荷密度ＱSSの増大を抑
制することができるのみならず、PSG膜９のＰ濃度が比
較的低いため、Al配線電極8a,8b等の腐食を防止するこ
とができる。また、PSG膜を用いているため、CVD形成し
たSiO2膜に比べて、ストレスの大幅な低減ができ、減圧
CVD法によるPSG膜の形成の導入も可能となって、多層配
線に好適である。
次に、第２図は本発明の第２の実施例の要部を示す概略
断面図であり、Si基板11上に熱酸化法により形成された
SiO2より成る絶縁保護膜12上には、Poly−Si等より成る
配線電極13が形成され、この上に膜厚が100Å程度以上5
00Å以下のSiN薄膜14がプラズマCVD法や減圧CVD法等に
より被着形成される。このSiN薄膜14上にＰ（燐）濃度
が５重量％以下のPSG膜15が1000Å〜3000Å程度の厚み
に被着形成され、このPSG膜15上にAsSG膜16が3000Å〜8
000Å程度の厚みに被着形成され、リフロー処理され
る。AsSGリフロー膜16上には、必要に応じてAl等の配線
電極17を形成した後、Ｐ（燐）濃度が５重量％以下のPS
G膜18を被着形成する。このPSG膜18上に、必要に応じて
Al等の配線電極19を形成した後、プラズマCVD法によりS
iN膜20を7500Å〜12000Å（0.75μｍ〜1.2μｍ）程度の
膜厚に被着形成する。
断面図であり、Si基板11上に熱酸化法により形成された
SiO2より成る絶縁保護膜12上には、Poly−Si等より成る
配線電極13が形成され、この上に膜厚が100Å程度以上5
00Å以下のSiN薄膜14がプラズマCVD法や減圧CVD法等に
より被着形成される。このSiN薄膜14上にＰ（燐）濃度
が５重量％以下のPSG膜15が1000Å〜3000Å程度の厚み
に被着形成され、このPSG膜15上にAsSG膜16が3000Å〜8
000Å程度の厚みに被着形成され、リフロー処理され
る。AsSGリフロー膜16上には、必要に応じてAl等の配線
電極17を形成した後、Ｐ（燐）濃度が５重量％以下のPS
G膜18を被着形成する。このPSG膜18上に、必要に応じて
Al等の配線電極19を形成した後、プラズマCVD法によりS
iN膜20を7500Å〜12000Å（0.75μｍ〜1.2μｍ）程度の
膜厚に被着形成する。
この第２の実施例においても、前述した第１の実施例と
同様に、絶縁保護膜12とSi基板11との界面の電荷密度の
増大を抑制でき、Al配線電極17,18の腐食を防止でき
る。
同様に、絶縁保護膜12とSi基板11との界面の電荷密度の
増大を抑制でき、Al配線電極17,18の腐食を防止でき
る。
なお、本発明は、上述の実施例のみに限定されるもので
はなく、リフロー膜としてはAsSG膜以外にもPSG膜、BPS
G（ホウ素・燐シリケート・ガラス）膜、SbSG（アンチ
モン・シリケート・ガラス）膜や、これらの多層構造を
用いることができる。また、最上層のプラズマSiN膜の
代りに、光CVD法やスパッタリング法等により形成され
た水素を含むSiN膜を用いた場合にも本発明を適用でき
ることは勿論である。
はなく、リフロー膜としてはAsSG膜以外にもPSG膜、BPS
G（ホウ素・燐シリケート・ガラス）膜、SbSG（アンチ
モン・シリケート・ガラス）膜や、これらの多層構造を
用いることができる。また、最上層のプラズマSiN膜の
代りに、光CVD法やスパッタリング法等により形成され
た水素を含むSiN膜を用いた場合にも本発明を適用でき
ることは勿論である。
本発明の半導体装置によれば、半導体基板と絶縁保護膜
との間の界面電荷密度ＱSSの増大を抑制すると同時に、
Al配線電極の腐食を防止でき、また、CVD法によるSiO2
膜を層間絶縁膜とする場合に比べてストレスの大幅な低
減を図ることができる。また、減圧CVD法によるPSG膜形
成工程の導入も可能となり、多層配線に適用して好まし
いものである。
との間の界面電荷密度ＱSSの増大を抑制すると同時に、
Al配線電極の腐食を防止でき、また、CVD法によるSiO2
膜を層間絶縁膜とする場合に比べてストレスの大幅な低
減を図ることができる。また、減圧CVD法によるPSG膜形
成工程の導入も可能となり、多層配線に適用して好まし
いものである。
第１図は本発明の第１の実施例の要部を示す概略断面
図、第２図は本発明の第２の実施例の要部を示す概略断
面図、第３図は従来例を示す概略断面図である。 1,11……Si基板 3,12……絶縁保護膜 5,14……SiN薄膜 6,16……AsSG膜 9,15,18……PSG膜 8a,8b,17,19……Al配線電極
図、第２図は本発明の第２の実施例の要部を示す概略断
面図、第３図は従来例を示す概略断面図である。 1,11……Si基板 3,12……絶縁保護膜 5,14……SiN薄膜 6,16……AsSG膜 9,15,18……PSG膜 8a,8b,17,19……Al配線電極
フロントページの続き (56)参考文献 特開 昭50−40635（ＪＰ，Ａ) 特開 昭52−52379（ＪＰ，Ａ) 特開 昭52−68371（ＪＰ，Ａ) 特開 昭53−48474（ＪＰ，Ａ) 特開 昭54−28571（ＪＰ，Ａ) 特公 昭50−1872（ＪＰ，Ｂ１) 特公 昭49−29107（ＪＰ，Ｂ１) 特公 昭48−11669（ＪＰ，Ｂ１)
Claims (1)
- 【請求項１】半導体基板に形成した保護膜上に、少なく
とも一層の不純物を含むシリケート・ガラス膜と、水素
を含む窒化シリコン膜が順次積層形成されてなる半導体
装置において、 上記保護膜とシリケート・ガラス膜の間に窒化シリコン
膜が形成されるとともに、この窒化シリコン膜と上記水
素を含む窒化シリコン膜の間に燐の含有量が５重量％以
下のシリケート・ガラス膜が少なくとも一層形成されて
いることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60067717A JPH0691074B2 (ja) | 1985-03-30 | 1985-03-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60067717A JPH0691074B2 (ja) | 1985-03-30 | 1985-03-30 | 半導体装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1995304970A Division JP2907765B6 (ja) | 1995-10-30 | 半導体装置 | |
| JP9121332A Division JPH1050698A (ja) | 1997-05-12 | 1997-05-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61226930A JPS61226930A (ja) | 1986-10-08 |
| JPH0691074B2 true JPH0691074B2 (ja) | 1994-11-14 |
Family
ID=13352984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60067717A Expired - Lifetime JPH0691074B2 (ja) | 1985-03-30 | 1985-03-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691074B2 (ja) |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5314201B2 (ja) * | 1972-07-07 | 1978-05-16 | ||
| US3841726A (en) * | 1973-04-13 | 1974-10-15 | Matthews H & Co | Urn storage assembly |
| JPS5133813B2 (ja) * | 1973-08-14 | 1976-09-22 | ||
| JPS5268371A (en) * | 1975-12-05 | 1977-06-07 | Nec Corp | Semiconductor device |
| JPS5252379A (en) * | 1976-07-29 | 1977-04-27 | Sony Corp | Semiconductor device |
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-
1985
- 1985-03-30 JP JP60067717A patent/JPH0691074B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61226930A (ja) | 1986-10-08 |
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