JPH0715904B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0715904B2 JPH0715904B2 JP59132771A JP13277184A JPH0715904B2 JP H0715904 B2 JPH0715904 B2 JP H0715904B2 JP 59132771 A JP59132771 A JP 59132771A JP 13277184 A JP13277184 A JP 13277184A JP H0715904 B2 JPH0715904 B2 JP H0715904B2
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- reflow
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- silicate glass
- assg
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/69—Inorganic materials
- H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
- H10P14/6921—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon
- H10P14/6922—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material containing Si, O and at least one of H, N, C, F or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H10P14/6923—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material containing Si, O and at least one of H, N, C, F or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体基板に複数個のMOS FET等の素子が形
成された半導体装置に関し、特に、基板上に不純物含有
シリケート・ガラス膜および窒化シリコン膜を有する半
導体装置に関する。
成された半導体装置に関し、特に、基板上に不純物含有
シリケート・ガラス膜および窒化シリコン膜を有する半
導体装置に関する。
例えば、ＮチャンネルMOS型FET（電界効果トランジス
タ）あるいはバイポーラ・トランジスタを有するIC（集
積回路）やLSI（大規模集積回路）等の半導体装置にお
いて、半導体基板上にAsSG（砒素シリケート・ガラス）
あるいはSbSG（アンチモン・シリケート・ガラス）等よ
り成るリフロー膜を形成し、さらにこのリフロー膜上に
直接あるいはSiO2層を介してプラズマSiN（窒化シリコ
ン）膜を形成した構造が知られている。
タ）あるいはバイポーラ・トランジスタを有するIC（集
積回路）やLSI（大規模集積回路）等の半導体装置にお
いて、半導体基板上にAsSG（砒素シリケート・ガラス）
あるいはSbSG（アンチモン・シリケート・ガラス）等よ
り成るリフロー膜を形成し、さらにこのリフロー膜上に
直接あるいはSiO2層を介してプラズマSiN（窒化シリコ
ン）膜を形成した構造が知られている。
すなわち、第８図はこのような半導体装置の一例とし
て、ＮチャンネルMOS型FET素子30,30を有するICあるい
はLSIの一部を示している。この第８図において、例え
ばＮ型シリコン半導体基板31の表面に臨んでＰ型拡散領
域32が形成され、このＰ型領域32の表面に臨んで上記FE
T素子30,30のソース、ドレイン領域となるN+型領域が拡
散法等により形成されている。ここで、Ｐ型領域32の表
面には選択酸化法等によりSiO2の絶縁保護膜33を形成
し、この保護膜33上にPoly−Si（多結晶シリコン）より
成るゲート電極34や配線電極35等を形成した後、AsSG
（砒素シリケート・ガラス）あるいはSbSG（アンチモン
・シリケート・ガラス）のリフロー膜36を形成してい
る。この例えばAsSGのリフロー膜36は、PSG（燐シリケ
ート・ガラス）よりも比較的低温でリフロー処理が行
え、Al（アルミニウム）電極35等を形成したときのAlの
腐蝕やマイグレーションにより悪影響が少く配線の信頼
性が高い等の特長を有している。次に、AsSGリフロー膜
36上に、必要に応じてAl電極37等を形成した後、表面安
定化（パシベーション）用のSiN（窒化シリコン）膜38
をプラズマCVD法により被着形成する。このプラズマSiN
膜38は、耐湿性や化学的安定性あるいは物理的安定性に
優れ、また比較的低温で被着形成が行えるという利点を
有している。
て、ＮチャンネルMOS型FET素子30,30を有するICあるい
はLSIの一部を示している。この第８図において、例え
ばＮ型シリコン半導体基板31の表面に臨んでＰ型拡散領
域32が形成され、このＰ型領域32の表面に臨んで上記FE
T素子30,30のソース、ドレイン領域となるN+型領域が拡
散法等により形成されている。ここで、Ｐ型領域32の表
面には選択酸化法等によりSiO2の絶縁保護膜33を形成
し、この保護膜33上にPoly−Si（多結晶シリコン）より
成るゲート電極34や配線電極35等を形成した後、AsSG
（砒素シリケート・ガラス）あるいはSbSG（アンチモン
・シリケート・ガラス）のリフロー膜36を形成してい
る。この例えばAsSGのリフロー膜36は、PSG（燐シリケ
ート・ガラス）よりも比較的低温でリフロー処理が行
え、Al（アルミニウム）電極35等を形成したときのAlの
腐蝕やマイグレーションにより悪影響が少く配線の信頼
性が高い等の特長を有している。次に、AsSGリフロー膜
36上に、必要に応じてAl電極37等を形成した後、表面安
定化（パシベーション）用のSiN（窒化シリコン）膜38
をプラズマCVD法により被着形成する。このプラズマSiN
膜38は、耐湿性や化学的安定性あるいは物理的安定性に
優れ、また比較的低温で被着形成が行えるという利点を
有している。
ところで、このようなAsSGリフロー膜36上にプラズマSi
N膜38を積層形成した構造において、いわゆるフォーミ
ング・アニール処理を例えば350〜450℃の温度範囲で30
分〜120分程度行うと、基板のSiとSiO2絶縁保護膜33と
の界面に存在する電荷の密度Qssが著るしく増大し、特
に各FET素子30,30間の素子分離領域39の界面電荷密度Qs
sが増加することによって、素子間の絶縁分離が有効に
行えなくなる。すなわち、通常のQssの値は１〜５×10
10cm-2程度であるのに対し、上記構成におけるQssの値
は１〜５×1012cm-2にも達し、素子分離領域39が略導通
状態に近くなってしまう。
N膜38を積層形成した構造において、いわゆるフォーミ
ング・アニール処理を例えば350〜450℃の温度範囲で30
分〜120分程度行うと、基板のSiとSiO2絶縁保護膜33と
の界面に存在する電荷の密度Qssが著るしく増大し、特
に各FET素子30,30間の素子分離領域39の界面電荷密度Qs
sが増加することによって、素子間の絶縁分離が有効に
行えなくなる。すなわち、通常のQssの値は１〜５×10
10cm-2程度であるのに対し、上記構成におけるQssの値
は１〜５×1012cm-2にも達し、素子分離領域39が略導通
状態に近くなってしまう。
これは、プラズマSiN膜38が〔Ｈ〕（水素）を５〜20at
％と比較的多量に含んでいる点、および上記リフロー膜
36となるAsSGあるいはSbSG等をCVD形成するときのソー
ス・ガスにAsCl3やSbCl3等のCl（塩素）系ガスを用いて
いる点が原因となって、上記アニール処理時に、プラズ
マSiN膜38の〔Ｈ〕が移動し、途中のリフロー膜36に捕
えられることなくSi（基板）−SiO2（保護膜）界面にま
で到達して電荷として蓄積され、いわゆるフィールド反
転現象が生じて上記素子分離領域のSi−SiO2界面に擬似
的なＮチャンネルが形成されてしまうからと考えられて
いる。
％と比較的多量に含んでいる点、および上記リフロー膜
36となるAsSGあるいはSbSG等をCVD形成するときのソー
ス・ガスにAsCl3やSbCl3等のCl（塩素）系ガスを用いて
いる点が原因となって、上記アニール処理時に、プラズ
マSiN膜38の〔Ｈ〕が移動し、途中のリフロー膜36に捕
えられることなくSi（基板）−SiO2（保護膜）界面にま
で到達して電荷として蓄積され、いわゆるフィールド反
転現象が生じて上記素子分離領域のSi−SiO2界面に擬似
的なＮチャンネルが形成されてしまうからと考えられて
いる。
本発明は、上述の実情に鑑みてなされたものであり、低
温でのリフローが可能で、しかもプラズマSiN膜が積層
形成された場合に問題となる素子分離領域のSi−SiO2界
面電界密度Qssの増大を抑えることができ、配線の信頼
性が高く高集積化が可能で且つ素子間の分離に悪影響を
受けることのない半導体装置の提供を目的とする。
温でのリフローが可能で、しかもプラズマSiN膜が積層
形成された場合に問題となる素子分離領域のSi−SiO2界
面電界密度Qssの増大を抑えることができ、配線の信頼
性が高く高集積化が可能で且つ素子間の分離に悪影響を
受けることのない半導体装置の提供を目的とする。
すなわち、本発明に係る半導体装置の特徴は、リフロー
膜として低温での熱処理によるリフローが可能な砒素又
はアンチモンを含むシリケートガラスを用い、この上に
パッシベーション膜又は層間絶縁膜として耐湿性や化学
的・物理的安定性に優れたプラズマSiNを形成した半導
体装置において、半導体基板表面の酸化シリコン膜と前
記プラズマSiN膜との間に、リンを５〜12重量％含むシ
リケートガラスからなり、成膜後、熱処理によるリフロ
ーを施すことなく形成された水素拡散防止層を設けたこ
とである。
膜として低温での熱処理によるリフローが可能な砒素又
はアンチモンを含むシリケートガラスを用い、この上に
パッシベーション膜又は層間絶縁膜として耐湿性や化学
的・物理的安定性に優れたプラズマSiNを形成した半導
体装置において、半導体基板表面の酸化シリコン膜と前
記プラズマSiN膜との間に、リンを５〜12重量％含むシ
リケートガラスからなり、成膜後、熱処理によるリフロ
ーを施すことなく形成された水素拡散防止層を設けたこ
とである。
本発明の半導体装置では、リフロー膜として機能するの
は砒素又はアンチモンを含むシリケートガラスであり、
低温での熱処理によるリフローが可能であるため、Alの
腐食やマイグレーション等による悪影響を受けることは
ない。また、ソース領域やドレイン領域の拡散層の広が
りを抑えることができ、高集積化が実現される。ただ
し、このリフロー膜は、水素を多く含むプラズマSiN膜
から移動する［Ｈ］を捕らえることはできない。
は砒素又はアンチモンを含むシリケートガラスであり、
低温での熱処理によるリフローが可能であるため、Alの
腐食やマイグレーション等による悪影響を受けることは
ない。また、ソース領域やドレイン領域の拡散層の広が
りを抑えることができ、高集積化が実現される。ただ
し、このリフロー膜は、水素を多く含むプラズマSiN膜
から移動する［Ｈ］を捕らえることはできない。
一方、リンを５〜12重量％含むシリケートガラスからな
る水素拡散防止層は、リフロー膜としての機能は持たな
いが、この水素拡散防止層を設けることにより、上記半
導体基板と酸化シリコン膜との界面に存在する電荷の電
界密度Qssを大幅に（従来に比べて略１桁以上）低減す
ることが可能となる。これは、この水素拡散防止層が、
上記プラズマSiN膜に含まれる［Ｈ］（水素）がアニー
ル処理時等に移動して上記半導体基板に到達することを
阻止するためである。
る水素拡散防止層は、リフロー膜としての機能は持たな
いが、この水素拡散防止層を設けることにより、上記半
導体基板と酸化シリコン膜との界面に存在する電荷の電
界密度Qssを大幅に（従来に比べて略１桁以上）低減す
ることが可能となる。これは、この水素拡散防止層が、
上記プラズマSiN膜に含まれる［Ｈ］（水素）がアニー
ル処理時等に移動して上記半導体基板に到達することを
阻止するためである。
なお、上記水素拡散防止層は、リフロー膜とプラズマSi
N膜の間に設けてもよいし、リフロー膜と半導体基板表
面の酸化シリコン膜との間に設けてもよい。
N膜の間に設けてもよいし、リフロー膜と半導体基板表
面の酸化シリコン膜との間に設けてもよい。
本発明の半導体装置では、上述のように、砒素又はアン
チモンを含むシリケートガラスからなるリフロー膜と、
リンを５〜12重量％含むシリケートガラスからなる水素
拡散防止層とを併用しており、この結果、低温リフロー
と良好な素子分離が両立される。
チモンを含むシリケートガラスからなるリフロー膜と、
リンを５〜12重量％含むシリケートガラスからなる水素
拡散防止層とを併用しており、この結果、低温リフロー
と良好な素子分離が両立される。
以下、本発明に係る好ましい実施例について、図面を参
照しながら説明する。
照しながら説明する。
第１図は本発明の第１の実施例を示す概略断面図であ
り、Si半導体基板１のＰ型領域の表面に臨んで、Ｎ型の
ソース領域2Sおよびドレイン領域2Dが例えば拡散法等に
よりそれぞれ複数組形成されている。これらのソース領
域2Sとドレイン領域2Dとで挟まれた能動領域の上方に
は、膜厚の薄いSiO2等より成るゲート絶縁膜3Gを介して
Poly−Si（多結晶シリコン）より成るゲート電極４が形
成されている。ここで、ゲート絶縁膜3Gについては、Si
基板表面に対して例えば選択酸化法を施すことにより、
他の部分の膜厚の厚い（例えば3000〜8000Å程度の）フ
ィールド絶縁膜3Fとともに形成すればよい。フィールド
絶縁膜3F上には、必要に応じて例えばPoly−Siより成る
配線電極５を形成しておけばよい。これらのゲート絶縁
膜3Gおよびフィールド絶縁膜3Fより成る絶縁保護膜３上
には、AsSG（砒素シリケート・ガラス）が例えばCVD法
により3000〜8000Å程度に被着形成され、その後、例え
ば900℃、10分間程度の加熱によるリフロー処理（ある
いはガラス・フロー処理）が施されて、AsSGリフロー膜
６が形成されている。このリフロー処理は、上記加熱時
のガラスの流動現象を利用して、エッチング縁部等の段
部の傾斜をゆるくし、断線等を防止するためのものであ
る。
り、Si半導体基板１のＰ型領域の表面に臨んで、Ｎ型の
ソース領域2Sおよびドレイン領域2Dが例えば拡散法等に
よりそれぞれ複数組形成されている。これらのソース領
域2Sとドレイン領域2Dとで挟まれた能動領域の上方に
は、膜厚の薄いSiO2等より成るゲート絶縁膜3Gを介して
Poly−Si（多結晶シリコン）より成るゲート電極４が形
成されている。ここで、ゲート絶縁膜3Gについては、Si
基板表面に対して例えば選択酸化法を施すことにより、
他の部分の膜厚の厚い（例えば3000〜8000Å程度の）フ
ィールド絶縁膜3Fとともに形成すればよい。フィールド
絶縁膜3F上には、必要に応じて例えばPoly−Siより成る
配線電極５を形成しておけばよい。これらのゲート絶縁
膜3Gおよびフィールド絶縁膜3Fより成る絶縁保護膜３上
には、AsSG（砒素シリケート・ガラス）が例えばCVD法
により3000〜8000Å程度に被着形成され、その後、例え
ば900℃、10分間程度の加熱によるリフロー処理（ある
いはガラス・フロー処理）が施されて、AsSGリフロー膜
６が形成されている。このリフロー処理は、上記加熱時
のガラスの流動現象を利用して、エッチング縁部等の段
部の傾斜をゆるくし、断線等を防止するためのものであ
る。
なお、例えばこのリフロー処理前の上記AsSG被着形成後
には、ソース、ドレイン各領域2S,2Dに対するコンタク
ト用の窓開け処理が施され、ソース、ドレイン各電極7
S,7Dが形成されることにより、ＮチャンネルMOS型FET
（電界効果トランジスタ）の素子が形成されるわけであ
る。
には、ソース、ドレイン各領域2S,2Dに対するコンタク
ト用の窓開け処理が施され、ソース、ドレイン各電極7
S,7Dが形成されることにより、ＮチャンネルMOS型FET
（電界効果トランジスタ）の素子が形成されるわけであ
る。
以上の構成は従来と同様であり、上述した製法に限定さ
れず、また膜厚等も従来と同様に設定すればよい。
れず、また膜厚等も従来と同様に設定すればよい。
次に、AsSG膜６を例えば層間絶縁膜として兼用し、この
AsSG膜６上に必要に応じてAl（アルミニウム）等より成
る配線電極8aを形成した後、PSG（燐シリケート・ガラ
ス）を例えばCVD法等により被着形成することにより、P
SG膜よりなる水素拡散防止層９を形成している。このと
きのPSG膜９の厚みは3000〜8000Åとしており、Ｐ
（燐）の濃度は５重量％以上としている。このＰ濃度
は、後述するように７〜12重量％の範囲とすることが好
ましく、さらに好ましくは９〜12重量％の範囲とするこ
とである。
AsSG膜６上に必要に応じてAl（アルミニウム）等より成
る配線電極8aを形成した後、PSG（燐シリケート・ガラ
ス）を例えばCVD法等により被着形成することにより、P
SG膜よりなる水素拡散防止層９を形成している。このと
きのPSG膜９の厚みは3000〜8000Åとしており、Ｐ
（燐）の濃度は５重量％以上としている。このＰ濃度
は、後述するように７〜12重量％の範囲とすることが好
ましく、さらに好ましくは９〜12重量％の範囲とするこ
とである。
上記水素拡散防止層膜９は、水素の移動・拡散を防止す
るもので、先のAsSG膜６のように熱処理によるリフロー
が施されることはない。
るもので、先のAsSG膜６のように熱処理によるリフロー
が施されることはない。
次に、水素拡散防止層９上に、必要に応じてAl等より成
る配線電極8bを形成した後、プラズマCVD法によりSiN
（窒化シリコン）膜10を例えば8000〜12000Å（0.8〜1,
2μｍ）程度の厚さに被着形成する。
る配線電極8bを形成した後、プラズマCVD法によりSiN
（窒化シリコン）膜10を例えば8000〜12000Å（0.8〜1,
2μｍ）程度の厚さに被着形成する。
以上のような構造、すなわち、最上層から順に、プラズ
マSiN−PSG−AsSG−SiO2−Si基板、の構造を有する半導
体装置において、水素拡散防止層９のＰ（燐）濃度を変
化させたときのSiO2−Si界面電荷密度Qssを測定した結
果、第２図のようなグラフが得られた。この第２図にお
いて、縦軸は単位面積（1cm2）当りの界面電荷Qssを対
数目盛で表わし、横軸はＰ濃度を重量％で表している。
この第２図のグラフからも明らかなように、Ｐを含有し
ない（Ｐ濃度が０重量％の）シリケート・ガラス膜で
は、２×1012cm-2以上ものQssを有しているのに対し、
Ｐ濃度が５重量％以上のPSG膜を用いた場合には、Qssは
約１桁以上減少し（1/10以下となり）、良好な結果が得
られている。ここで実用上は、Qssの値が略1011cm-2程
度以下となるＰ濃度７重量％以上が好ましく、また、Al
配線電極の層間絶縁膜として用いる場合のAlの腐蝕を考
慮してＰ濃度12重量％以下とすることが好ましい。さら
に好ましくは、Ｐ濃度が９重量％以上、12重量％以下の
範囲である。
マSiN−PSG−AsSG−SiO2−Si基板、の構造を有する半導
体装置において、水素拡散防止層９のＰ（燐）濃度を変
化させたときのSiO2−Si界面電荷密度Qssを測定した結
果、第２図のようなグラフが得られた。この第２図にお
いて、縦軸は単位面積（1cm2）当りの界面電荷Qssを対
数目盛で表わし、横軸はＰ濃度を重量％で表している。
この第２図のグラフからも明らかなように、Ｐを含有し
ない（Ｐ濃度が０重量％の）シリケート・ガラス膜で
は、２×1012cm-2以上ものQssを有しているのに対し、
Ｐ濃度が５重量％以上のPSG膜を用いた場合には、Qssは
約１桁以上減少し（1/10以下となり）、良好な結果が得
られている。ここで実用上は、Qssの値が略1011cm-2程
度以下となるＰ濃度７重量％以上が好ましく、また、Al
配線電極の層間絶縁膜として用いる場合のAlの腐蝕を考
慮してＰ濃度12重量％以下とすることが好ましい。さら
に好ましくは、Ｐ濃度が９重量％以上、12重量％以下の
範囲である。
ここで、上記AsSGリフロー膜６の代りに、SbSG（アンチ
モン・シリケート・ガラス）リフロー膜のようにＰを含
まないリフロー膜を用いればよい。また、AsSG膜やSbSG
膜等の多層構造を用いてもよい。このような層間シリケ
ート・ガラス膜の不純物は、一般にリフローが行なえる
程度の濃度に選ばれている。要は、このリフロー膜とし
てのシリケート・ガラス膜、例えばAsSG膜とは別に、プ
ラズマSiN膜とリフロー膜との間、あるいはリフロー膜
とSiO2膜との間に、Ｐ（燐）濃度が５重量％以上、好ま
しくは９〜12重量％の、リフローを目的としないPSG膜
（燐シリケート・ガラス膜）を設けることである。
モン・シリケート・ガラス）リフロー膜のようにＰを含
まないリフロー膜を用いればよい。また、AsSG膜やSbSG
膜等の多層構造を用いてもよい。このような層間シリケ
ート・ガラス膜の不純物は、一般にリフローが行なえる
程度の濃度に選ばれている。要は、このリフロー膜とし
てのシリケート・ガラス膜、例えばAsSG膜とは別に、プ
ラズマSiN膜とリフロー膜との間、あるいはリフロー膜
とSiO2膜との間に、Ｐ（燐）濃度が５重量％以上、好ま
しくは９〜12重量％の、リフローを目的としないPSG膜
（燐シリケート・ガラス膜）を設けることである。
例えば、上記第１図の構成のAsSGリフロー膜６の代りに
SbSG（アンチモン・シリケート・ガラス）のリフロー膜
を用いた構造、すなわち、プラズマSiN−PSG−AbSG−Si
O2−Si基板、の積層構造を用いた本発明の第２の実施例
となる半導体装置において、水素拡散防止層９のＰ濃度
を変えたときのSi−SiO2界面電荷密度Qssを表わすグラ
フを第３図に示す。
SbSG（アンチモン・シリケート・ガラス）のリフロー膜
を用いた構造、すなわち、プラズマSiN−PSG−AbSG−Si
O2−Si基板、の積層構造を用いた本発明の第２の実施例
となる半導体装置において、水素拡散防止層９のＰ濃度
を変えたときのSi−SiO2界面電荷密度Qssを表わすグラ
フを第３図に示す。
次に、第４図は本発明の第３の実施例の要部を示す概略
断面図であり、Si基板11上に形成された絶縁保護膜とな
るSiO2膜12上に高濃度（Ｐ濃度が５重量％以上の）PSG
膜を水素拡散防止層13としてを直接形成している。この
水素拡散防止層13上にAsSG膜14およびプラズマSiN膜15
をこの順に形成することにより、上層から順に、プラズ
マSiN−AsSG−PSG−SiO2−Si基板、の積層構造としてい
る。
断面図であり、Si基板11上に形成された絶縁保護膜とな
るSiO2膜12上に高濃度（Ｐ濃度が５重量％以上の）PSG
膜を水素拡散防止層13としてを直接形成している。この
水素拡散防止層13上にAsSG膜14およびプラズマSiN膜15
をこの順に形成することにより、上層から順に、プラズ
マSiN−AsSG−PSG−SiO2−Si基板、の積層構造としてい
る。
この第３の実施例においては、AsSG膜14のみならず水素
拡散防止層13に対しても、900℃〜950℃程度の熱処理が
加わる。このとき、AsSG膜14は流動性が高まりリフロー
されるが、水素拡散防止層13はこの温度では流動性が低
いためリフローされず、段部の耐圧低下等は生じない。
また、Poly−Si配線電極16上に水素拡散防止層13を形成
し、AsSG膜14上にAl配線電極17を形成するような構造、
すなわち、水素拡散防止層13とAl電極17とが接しない構
造とすることにより、Ｐ（燐）によるAl腐蝕等の悪影響
が防止でき、Ｐ濃度を高くできる。この第３の実施例の
他の構造は、前述した第１の実施例と同様であるため、
図示せず説明を省略する。
拡散防止層13に対しても、900℃〜950℃程度の熱処理が
加わる。このとき、AsSG膜14は流動性が高まりリフロー
されるが、水素拡散防止層13はこの温度では流動性が低
いためリフローされず、段部の耐圧低下等は生じない。
また、Poly−Si配線電極16上に水素拡散防止層13を形成
し、AsSG膜14上にAl配線電極17を形成するような構造、
すなわち、水素拡散防止層13とAl電極17とが接しない構
造とすることにより、Ｐ（燐）によるAl腐蝕等の悪影響
が防止でき、Ｐ濃度を高くできる。この第３の実施例の
他の構造は、前述した第１の実施例と同様であるため、
図示せず説明を省略する。
このような第３の実施例において、水素拡散防止層13の
Ｐ濃度を変えたときのSi−SiO2界面電荷密度Qssは第５
図のようになる。この第５図においては、Ｐ濃度が７重
量％のときのQssは１〜２×1011cm-2程度であるが、上
述したようにAl腐蝕等の悪影響を防止できるため、Ｐ濃
度をさらに増加させてQssを大幅に低減させることがで
きる。
Ｐ濃度を変えたときのSi−SiO2界面電荷密度Qssは第５
図のようになる。この第５図においては、Ｐ濃度が７重
量％のときのQssは１〜２×1011cm-2程度であるが、上
述したようにAl腐蝕等の悪影響を防止できるため、Ｐ濃
度をさらに増加させてQssを大幅に低減させることがで
きる。
次に、第６図は本発明の第４の実施例を示し、上記第３
の実施例におけるAsSG膜14とプラズマSiN膜15との間
に、SiO2膜18を配設した構造を示している。この第４の
実施例においても、上記第３の実施例と同様に、Al配線
電極17と水素拡散防止層３とが直接に接触しないように
構成でき、水素拡散防止層13のＰ濃度を増加させてQss
を大幅に低減できる。
の実施例におけるAsSG膜14とプラズマSiN膜15との間
に、SiO2膜18を配設した構造を示している。この第４の
実施例においても、上記第３の実施例と同様に、Al配線
電極17と水素拡散防止層３とが直接に接触しないように
構成でき、水素拡散防止層13のＰ濃度を増加させてQss
を大幅に低減できる。
この第４の実施例のSiO2膜18としては、低濃度PSG膜を
用いてもよく、この低濃度PSG膜のＰ濃度を５重量％未
満とすることでAl電極17の腐蝕等の悪影響を防止すれば
よい。
用いてもよく、この低濃度PSG膜のＰ濃度を５重量％未
満とすることでAl電極17の腐蝕等の悪影響を防止すれば
よい。
さらに、この第４の実施例の高濃度PSG膜13とAsSG膜14
とを一体化して、第７図に示す第５の実施例のように、
ＰおよびAsを導入したSiO2膜19を形成してもよい。この
第５の実施例におけるＰおよびAs導入SiO2膜19のＰ濃度
を５重量％以上とすることにより、Qssの低減を図るこ
とができることは勿論である。さらに、この第５の実施
例によれば、上記第４の実施例に比べて製造が容易化
し、上記第1,第２の実施例に比べてAl電極の腐蝕等の悪
影響が少いという利点を有する。
とを一体化して、第７図に示す第５の実施例のように、
ＰおよびAsを導入したSiO2膜19を形成してもよい。この
第５の実施例におけるＰおよびAs導入SiO2膜19のＰ濃度
を５重量％以上とすることにより、Qssの低減を図るこ
とができることは勿論である。さらに、この第５の実施
例によれば、上記第４の実施例に比べて製造が容易化
し、上記第1,第２の実施例に比べてAl電極の腐蝕等の悪
影響が少いという利点を有する。
なお、本発明は、上記実施例のみに限定されるものでは
なく、例えば、高濃度PSG膜や低濃度のシリケート・ガ
ラス膜（AsSG膜、SbSG膜、PSG膜）を、それぞれ多層に
構成してもよい。また、MOS型FET素子のみならず、バイ
ポーラ・トランジスタを用いた半導体装置にも適用可能
である。
なく、例えば、高濃度PSG膜や低濃度のシリケート・ガ
ラス膜（AsSG膜、SbSG膜、PSG膜）を、それぞれ多層に
構成してもよい。また、MOS型FET素子のみならず、バイ
ポーラ・トランジスタを用いた半導体装置にも適用可能
である。
さらに、プラズマCVDのみならず、光CVD、スパッタ等に
より〔Ｈ〕（水素）を含む窒化シリコン膜を形成するよ
うにしてもよい。
より〔Ｈ〕（水素）を含む窒化シリコン膜を形成するよ
うにしてもよい。
本発明の半導体装置によれば、Ｐ濃度が５重量％以上の
層間膜としては高濃度のPSG膜を設けることにより、界
面電荷密度Qssの増加を抑制でき、素子分離領域の絶縁
特性劣化等の悪影響を有効に防止できる。
層間膜としては高濃度のPSG膜を設けることにより、界
面電荷密度Qssの増加を抑制でき、素子分離領域の絶縁
特性劣化等の悪影響を有効に防止できる。
また、Ｐ（燐）を含まないAsSG、SbSG等のシリケート・
ガラス膜をリフロー膜として用いており、PSG（燐シリ
ケート・ガラス）膜にはリフロー機能を持たせなくても
よいため、比較的低温度でリフロー処理が行なえるのみ
ならず、AsSG等のリフロー膜はAl（アルミニウム）電極
等を形成した際のAlの腐食やマイグレーションによる悪
影響を少なく抑えることができ、配線の信頼性を高める
ことができる。
ガラス膜をリフロー膜として用いており、PSG（燐シリ
ケート・ガラス）膜にはリフロー機能を持たせなくても
よいため、比較的低温度でリフロー処理が行なえるのみ
ならず、AsSG等のリフロー膜はAl（アルミニウム）電極
等を形成した際のAlの腐食やマイグレーションによる悪
影響を少なく抑えることができ、配線の信頼性を高める
ことができる。
第１図は本発明の第１の実施例の要部を示す概略断面
図、第２図は該第１の実施例の水素拡散防止層のＰ濃度
と界面電荷密度Qssとの関係を示すグラフ、第３図は本
発明の第２の実施例の水素拡散防止層のＰ濃度と界面電
荷密度Qssとの関係を示すグラフ、第４図は本発明の第
３の実施例の要部を示す概略断面図、第５図は該第３の
実施例の水素拡散防止層のＰ濃度と界面電荷密度Qssと
の関係を示すグラフ、第６図は本発明の第４の実施例の
要部を示す概略断面図、第７図は本発明の第５の実施例
の要部を示す概略断面図、第８図は従来例を示す概略断
面図である。 1,11……Si基板 3,12……SiO2絶縁保護膜 6,14……AsSG膜 9,13……水素拡散防止層 10,15……プラズマSiN膜
図、第２図は該第１の実施例の水素拡散防止層のＰ濃度
と界面電荷密度Qssとの関係を示すグラフ、第３図は本
発明の第２の実施例の水素拡散防止層のＰ濃度と界面電
荷密度Qssとの関係を示すグラフ、第４図は本発明の第
３の実施例の要部を示す概略断面図、第５図は該第３の
実施例の水素拡散防止層のＰ濃度と界面電荷密度Qssと
の関係を示すグラフ、第６図は本発明の第４の実施例の
要部を示す概略断面図、第７図は本発明の第５の実施例
の要部を示す概略断面図、第８図は従来例を示す概略断
面図である。 1,11……Si基板 3,12……SiO2絶縁保護膜 6,14……AsSG膜 9,13……水素拡散防止層 10,15……プラズマSiN膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 和好 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 清田 久晴 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (56)参考文献 特開 昭57−139930（ＪＰ，Ａ) 特開 昭57−85246（ＪＰ，Ａ) 特開 昭53−117972（ＪＰ，Ａ) 特開 昭54−65479（ＪＰ，Ａ) 特開 昭55−134938（ＪＰ，Ａ)
Claims (2)
- 【請求項１】表面に酸化シリコン膜が形成されてなる半
導体基板上に、 砒素又はアンチモンを含むシリケートガラスからなり低
温での熱処理によってリフローされたリフロー膜と、 リンを５〜12重量％含むシリケートガラスからなり、成
膜後、熱処理によるリフローを施すことなく形成された
水素拡散防止層とが順次形成され、 さらにその上にプラズマCVDにより成膜され水素を多く
含む窒化シリコン膜がパッシベーション膜又は層間膜と
して形成されてなる半導体装置。 - 【請求項２】表面に酸化シリコン膜が形成されてなる半
導体基板上に、 リンを５〜12重量％含むシリケートガラスからなり、成
膜後、熱処理によるリフローを施すことなく形成された
水素拡散防止層と、 砒素又はアンチモンを含むシリケートガラスからなり低
温での熱処理によってリフローされたリフロー膜とが順
次形成され、 さらにその上にプラズマCVDにより成膜され水素を多く
含む窒化シリコン膜がパッシベーション膜又は層間膜と
して形成されてなる半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132771A JPH0715904B2 (ja) | 1984-06-27 | 1984-06-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132771A JPH0715904B2 (ja) | 1984-06-27 | 1984-06-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6112033A JPS6112033A (ja) | 1986-01-20 |
| JPH0715904B2 true JPH0715904B2 (ja) | 1995-02-22 |
Family
ID=15089168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59132771A Expired - Lifetime JPH0715904B2 (ja) | 1984-06-27 | 1984-06-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715904B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0394086A (ja) * | 1989-09-04 | 1991-04-18 | Japan Storage Battery Co Ltd | 電気化学的酸素分離装置 |
| US5913131A (en) * | 1996-11-14 | 1999-06-15 | Advanced Micro Devices, Inc. | Alternative process for BPTEOS/BPSG layer formation |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5785246A (en) * | 1980-11-18 | 1982-05-27 | Nippon Denso Co Ltd | Semiconductor device |
| JPS57139930A (en) * | 1981-02-24 | 1982-08-30 | Nec Corp | Semiconductor device |
-
1984
- 1984-06-27 JP JP59132771A patent/JPH0715904B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6112033A (ja) | 1986-01-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |