JPS61231761A - 半導体装置 - Google Patents

半導体装置

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JPS61231761A
JPS61231761A JP60072681A JP7268185A JPS61231761A JP S61231761 A JPS61231761 A JP S61231761A JP 60072681 A JP60072681 A JP 60072681A JP 7268185 A JP7268185 A JP 7268185A JP S61231761 A JPS61231761 A JP S61231761A
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徹 中村
Kazuo Nakazato
和郎 中里
Noriyuki Honma
本間　紀之
Kazuhiko Sagara
和彦 相良
Takeo Shiba
健夫 芝
Tokuo Kure
久礼　得男
Tetsuya Hayashida
哲哉 林田
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体装置に係り、特にトランジスタを微細
化、大容量化するのに好適な半導体装置に関する。
〔発明の背景〕
バイポーラトランジスタは電界効果トランジスタに比べ
、高速に動作し、電流駆動能力も大きいという特長があ
る。
バイポーラトランジスタをさらに高速に動作させるため
、横方向および縦方向の寸法を微細化することが行なわ
れる。
しかし、トランジスタの寸法を微細化すると、エミッタ
領域の直下に存在し、本質的なトランジスタ作用をする
真性ベース領域よりも、ベース端子を取り出すための、
いわゆる外部ベース領域の方が大きくなってしまう。し
たがって、この外部ベース領域に伴なう寄生容量が大き
くなって高速化が望めなくなる。
この問題点を無くして高速化を達成したトランジスタ構
造の一例を第２図に示す。この種の構造に関する文献と
しては、例えば特開昭５６−１５５６号、特願昭５８−
７３１５６号が挙げられる。
第２図において、符号１はｐ形Ｓｉ基板５２はｎ形埋込
層、３はＳｉｏ２からなる絶縁膜、４はｎ形コレクタ領
域、５はＰ形真性ベース領域、６はベース端子を取り出
すための多結晶Ｓｉからなる外部ベース領域、７はｎ形
エミッタ領域、８はエミッタ電極、９はベース電極、１
０はコレクタ電極を示す。
この図に示す従来の１−ランジスタ構造においては、真
性ベース領域５の側壁１１から外部ベース領域６によっ
てベース電極９を取り出している。外部ベース領域６は
、厚い絶縁膜３上に形成されているため、ベース・コレ
クタ間の寄生容量が小さくなっている６その結果、寄生
容量の影響による速度の低下がなくなり、高速な性能が
実現されている。
ところが、このトランジスタをさらに高性能にするため
にはエミッタの寸法を微細にする必要があるが、エミッ
タの寸法を微細化すると、トランジスタの最大許容電流
密度は変らないため、トランジスタに流すことができる
電流が減少し、エミッタの面積で決定される電流駆動能
力が劣化する。
従来は、エミツタ幅を狭くすると、その分だけエミッタ
長さを増加させて、電流駆動能力の低下を防いでいた。
このような方法では、トランジスタの面積を小さくする
ことができないのは明らかであり、高集積化の障害にな
っていた。
〔発明の目的〕
本発明の目的は、上記従来の問題を解決し、従来よりも
寸法が微細で、電流容量が大きく、かつ高速動作の可能
な半導体装置を提供することにある。
〔発明の概要〕
上記の目的を達成するために、本発明は、基体上に設け
た単結晶からなる活性領域と、該活性領域の側面または
表面の少なくとも一方に接し、該活性領域上に絶縁膜を
介して設けた少なくとも１つの電極取り出し領域とを具
備し、かつ該電極取り出し領域によって取り出された電
極が上記活性領域の上方に設けてあることを特徴とする
。
すなわち、本発明は、活性領域の側面または表面に接す
る電極取り出し領域を、該活性領域上に配置し、かつ該
電極取り出し領域によって取り出される電極を上記活性
領域上に配置することによって、従来使われていなかっ
た無駄な領域を有効に利用して微細化を達成することが
できる。また、半導体装置の全面積に対する活性領域の
面積の比率を増加させることができるので、高速動作を
達成し、電流容量を増大させることができる。
〔発明の実施例〕 以下、本発明の実施例を図面を用いて詳細に説明する。
実施例　１ 第１図に、本発明の第１の実施例を示す。
本実施例では、ｐ形Ｓｉ基板１上にｎ形埋込層２が設け
てあり、単結晶からなる活性領域中にｎ形コレクタ領域
４、ｐ形真性ベース領域５、ｎ形エミッタ領域７が形成
されている。
ベース電極９を取り出すための外部ベース領域（電極取
り出し領域）６は、低抵抗のｐ形多結晶Ｓｉからなり、
活性領域を構成する真性ベース領域５の側壁（側面）１
１に接し、かつ同じく活性領域を構成するエミッ゛り領
域７上にＳｉｏ２からなる絶縁膜１２を介して設けであ
る。また、外部ベース領域６によって取り出されたベー
ス電極９は、エミッタ領域７の上方に設けである。
第３図、第４図は、それぞれ同一のエミッタ寸法を持つ
トランジスタを、本発明と従来の構造で実現した平面パ
ターンを示す。
第３図は本発明によるトランジスタを、第４図は従来の
トランジスタを示す。なお、エミッタ領域７の寸法は共
に１７Ｊｌｌ　Ｘ　４　虜である。
従来のトランジスタにおいては、第４図および第２図か
ら明らかなように、エミッタ電極８の直下のみにエミッ
タ領域７が形成されている。
これに対し、本発明によるトランジスタにおいては、第
３図および第１図から明らかなように、ベース電極９の
下にもエミッタ領域７が延伸しているので、トランジス
タ全体の寸法は、第４図と第３図との比較から明らかな
ように、エミッタ領域７の面積がほぼ等しい場合、従来
のトランジスタに比べ約１／３以下になっており、トラ
ンジスタの微細化が達成されている。
トランジスタ全体の面積が同じ場合は、本発明によるト
ランジスタの方が従来のトランジスタよりもエミッタの
面積を著しく大きくすることができ、トランジスタの大
容量化を達成することができる。
このように、本実施例においては、今まで外部ベース領
域が存在するためトランジスタにおいて有効に使われて
いなかった無駄な領域にもエミッタ領域７を配置して微
細化を達成することができ、またトランジスタの全面積
に対するエミッタ領域７の面積の比率が増加できるので
、高速動作を達成し、電流容量を増大させることができ
た。□第５図（ａ）〜（ｅ）は、第１図に示した本発明
の第１の実施例の構造を実現するためのプロセスを示す
。
まず、第５図（ａ）に示すように、ｐ形Ｓｉ基板１に熱
拡散法によりｓｂを拡散させ、深さ１　％　。
不純物濃度３　Ｘ　１０１ｇａｍ−３のｎ形埋込層２を
形成する。
次に、ｎ形埋込層２の上にエピタキシャル成長法により
厚さｌＡｌｌ１１のエピタキシャル層１３を形成する。
その後、エピタキシャル層１３の上に熱酸化法により厚
さ５０ｍｍのＳｉ○２膜１４、ＣＶＤ法により厚さ１２
０ｎｍのＳｉ３Ｎ４膜１５、熱酸化法により厚さ９００
ｎｍのＳｉ○２酸化膜１６を順次形成し、ホトリソグラ
フィ技術によって、部分Ｅ及びＣを残してエツチングす
る。
次に、５ｉ０２膜１４、Ｓｉ、Ｎ４膜１５．５ｉｎ２酸
化膜１６をマスクとしてＳｉ基板を深さ０．７岬エツチ
ングする。
次いで、熱酸化を行ない、再びＳｉ、Ｎ、膜を堆積した
後、反応性イオンスパッタリング法を用いてエツチング
を行なうと、凸形領域ＥおよびＣの側面にＳｉｎ、膜１
７およびＳｉ３Ｎ４膜１８が残る。
その後、熱酸化を行なって、厚さ７００ｎｍの分離用の
Ｓｉｎ、膜１９を形成する（第５図（ａ））。
次に、側壁に形成されたＳｉＯ２膜１７膜上７ＳＬ、Ｎ
４膜１８をウェットエツチングにより除去した後、厚さ
７００ｎｍの多結晶Ｓ１層２０を堆積し、凸形領域Ｅお
よびＣ上の多結晶Ｓｉ層のみをウェットエツチングによ
り除去する（第５図（ｂ））。
次に、マスクを用いて凸形領域Ｅ、Ｃおよび一部の多結
晶Ｓｉ層２１を除いた部分の多結晶ＳＬ層２０を酸化し
て、該多結晶ＳＬ層２０の厚さ７００ｎｍと、前に形成
した分離用の５１０２膜１９の厚さ７００ｎｍとを合計
した厚さ１４００ｎｍの５ｉｏｚからなる厚い絶縁膜３
を形成する。
次に、凸形領域Ｅ周囲の多結晶Ｓｉ層２１にＰ形不純物
Ｂを３０ｋｅＶ、１．ＯＸ　１０１４ａｎ−”の条件で
イオン打込みし、９００℃で２０分の熱処理を行った後
表面を熱酸化し、厚さ０．３７ｍのＳｉｏ２膜２２膜形
２する。
次に、多結晶Ｓｉ層２１中の不純物Ｂを拡散させるため
９００℃、２０分の条件でアニールした後、凸形領域Ｅ
およびＣの表面に形成されていたＳ　ｉ　Ｏ２膜１４．
　　Ｓｉ、Ｎ４膜１５、Ｓｉｏ２膜】６をウェットエツ
チングにより除去した後、表面からＰ形不純物Ｂを２５
ｋｅＶ、１．０Ｘ１０”ａｍ−”の条件でイオン打込ミ
シて深さ０．３虜のベース領域５を形成し、さらに表面
からｎ形不純物Ａｓを８０ｋｅＶ、２．ＯＸ　１０１６
ｃｓ−”でイオン打込みして深さ０．１５７７ａＩのエ
ミッタ領域７を形成する（第５図（Ｃ））。
次に、厚さ６００ｎｍの５ｉ０２膜２３を全面に堆積し
た後、Ｐ形多結晶Ｓｉ層２１上のＳｉＯ２膜２２．２３
を除去し、次いで、全面に厚さ３５０ｒ＋＋＋＋の多結
晶Ｓｉ層を堆積した後、パターニングを行ない、第５図
（ｄ）に示す如く、多結晶５１Ｍ２４をエミッタ領域７
上に形成する。
最後に、第５図（ｅ）に示すように、全面に厚さ２００
ｎｍのＳ　１ｃ）ｚ膜２５を再度堆積し、多結晶Ｓｉ層
２４上、エミッタ領域７上、および埋込層２′上に穴を
あけ、ベース電極９、エミッタ電極８、コレクタ電極１
０を形成すると、第１図に示した本発明の第１の実施例
の構造が実現できる。
このように、本発明の構造は、従来のプロセス技術を適
用することにより容易に実現することができる。
第６図は、本発明による第２の実施例を示す図である。
本実施例は、エミッタ拡散深さを浅くして高速化を図っ
たトランジスタを示す。
本実施例では、エミッタ領域７の厚さを０．３ａｍと薄
くしたので、エミッタ電極８を構成する原子が真性ベー
ス領域５に侵入してショートするのを防ぐために、エミ
ッタ領域７の表面に例えば多結晶ＳｊＭまたは単結晶５
ｉ１２６を形成したものである。本実施例の効果は、エ
ミッタ拡散深さが約０８２−以下の時に特に顕著である
。
第７図は、本発明による第３の実施例を示す図である。
本実施例は、ベース抵抗を低くして高速化を図ったトラ
ンジスタを示す。
本実施例では、ベース抵抗を低くするため、外部ベース
領域６が多結晶Ｓｉ層２７と金属シリサイド層（Ｍｏ、
Ｔｉなどのシリサイド）２８とから構成しである。金属
シリサイド層２８を形成することによって、外部ベース
抵抗は約１桁以上小さくなり。
トランジスタの高速動作が達成できた。
なお、外部ベース領域６を金属シリサイド層２７のみで
構成してもよい。
さらに、本実施例では、エミッタ領域７上に上記第２の
実施例で述べた多結晶Ｓｉ層または単結晶Ｓｉ層を設け
、この多結晶Ｓｉ層または単結晶８１層上にＭｏ、Ｔｉ
なとの金属を蒸着し、熱処理することによりこの多結晶
５ｉＪ１３または単結晶Ｓｉ層と金属とが反応してでき
た金属シリサイド層２９が設けである。この金属シリサ
イド層２９によって、エミッタ直列抵抗が減少し、高速
動作が達成できた。
第８図は、本発明による第４の実施例を示す図である。
上記第１〜第３の実施例では、本発明をトランジスタに
適用したが、本実施例は、本発明を抵抗体に適用した例
を示す。
す、なわち、本実施例においては、単結晶からなる領域
中にｐ形拡散抵抗領域（活性領域）３０が設けられ、ｐ
形拡散抵抗領域３０の端子取り出し領域（電極取り出し
領域）　３１．３２がそれぞれＰ形拡散抵抗領域３０の
側壁（側面）３３．３４に接し、かつＰ形拡散抵抗領域
３０上にＳｉｎ、からなる絶縁膜３５を介して設けであ
る。また、端子取り出し領域３１によって取り出された
電極３６と、端子取り出し領域３２によって取り出され
た電極３７とはｐ形拡散抵抗領域３０の上方に設けであ
る。このようにして、本実施例は、抵抗体において微細
化を図ったものである。
第９図は、本発明による第５の実施例を示す図である。
本実施例は、本発明を横型バイポーラトランジスタに適
用した例を示す。
本実施例では、単結晶からなる第１の領域中にｎ形エミ
ッタ領域３８．ｐ形真性ベース領域３９、ｎ形コレクタ
領域４０が形成されている。
エミッタ電極８を取り出すための外部エミッタ領域（電
極取り出し領域）４１は、活性領域を構成するエミッタ
領域３８の側壁（側面）４２に接し、かつこのエミッタ
領域３８上にＳｉＯ２からなる絶縁膜４３を介して設け
である。また、コレクタ電極１０を取り出すための外部
コレクタ領域（電極取り出し領域）４４は、活性領域を
構成するコレクタ領域４０の側壁（側面）４５に接し、
かっこのコレクタ領域４０上に絶縁膜４３を介して設け
である。外部エミッタ領域４１によって取り出されたエ
ミッタ電極８と、外部コレクタ領域４４によって取り出
されたコレクタ電極１０とはエミッタ領域３８、ベース
領域３９およびコレクタ領域４０によって構成される活
性領域の上方に設けである。
本実施例においても、第１の実施例と同様に電極直下に
能動領域があるため、素子の微細化が達成されている。
第１０図は本発明による第６の実施例を示す図である。
本実施例は、第１図に示した第１の実施例のトランジス
タとほぼ同様の構造を有するトランジスタの例を示す。
いままで述べた実施例においては、電極取り出し領域が
活性領域の側面に接している例だけを示したが、本実施
例においては、電極取り出し領域である外部ベース領域
６が活性領域を構成する真性ベース領域５の表面に接し
、かつ真性ベース領域５上に絶縁膜１２を介して設けで
ある。
本実施例においても、第１の実施例とほぼ同様の効果を
達成することができる。
第１１図は本発明による第７の実施例を示す図である。
本実施例は、本発明を接合型電界効果トランジスタに適
用した例を示す。本実施例では、ｎ形埋込層からなるソ
ース領域４６、ｎ形ドレイン領域４７、ｎ形ドレイン領
域４７を取り囲んで設けたｐ形不純物領域からなるゲー
ト領域４８が設けられ、ゲート領域４８のゲート電極４
９は、電極取り出し領域５０によって取り出されている
。電極取り出し領域５０はゲート領域４８の側壁５１に
接し、ドレイン領域４７上に絶縁膜１２を介して設けで
ある。電極取り出し電極５０によって取り出されたゲー
ト電極４９は、ドレイン領域４７の上方に設けである。
５２はソース電極、５３はドレイン電極である。
本実施例の接合型電界効果トランジスタにおいても、第
１の実施例と同様に、小さな面積で、大電流を駆動する
ことができる。
なお、上記実施例において、Ｓｉ以外の半導体、たとえ
ばＧ　ａ　Ａ　ｓ等でも実現できることは言うまでもな
い。また、ｐ形とｎ形とを反対とした構造でも、本発明
が実現できることは、いうまでもない。
〔発明の効果〕 以上述べた如く、本発明によれば、従来側われていなか
った無駄な領域を有効に利用して微細化を達成すること
ができ、また、半導体装置の全面積に対する活性領域の
面積の比率を増加させることができるので、高速動作を
達成し、電流容量を増大させることができる。特に、大
電流容量のトランジスタを従来よりも１／３以下の面積
で実現できるため、トランジスタの高速化、高集積化に
効果がある。
【図面の簡単な説明】
第１図は、本発明による第１の実施例の縦型バイポーラ
トランジスタの断面構造図、第２図は、従来の縦型バイ
ポーラトランジスタの断面構造図、第３図、第４図は、
それぞれ従来および本発明によるトランジスタの平面図
、第５図（Ａ）〜（Ｅ）は、それぞれ第１の実施例を実
現するためのプロセス工程図、第６図、第７図は、それ
ぞれ本発明による第２．第３の実施例の縦型バイポーラ
トランジスタの構造断面図、第８図は本発明による第４
の実施例の抵抗体の断面構造図、第９図は、本発明によ
る第５の実施例の横型バイポーラトランジスタの断面構
造図、第１０図は、本発明による第６の実施例の縦型バ
イポーラトランジスタの断面構造図、第１１図は、本発
明による第７の実施例の接合型電界効果トランジスタの
断面構造図である。 １・・・ｐ　＃　Ｓ　ｉ基板　　　２・・・ｎ形埋込層
３・・・絶縁膜　　　　　　４・・・ｎ形コレクタ領域
５・・・ｐ形真性ベース領域　６・・・外部ベース領域
７・ｎ形エミッタ領域　８・・・エミッタ電極９・・・
ベース電極　　　　１０・・・コレクタ電極１１・・・
側壁

Claims (7)

    【特許請求の範囲】
  1. （１）基体上に設けた単結晶からなる活性領域と、該活
    性領域の側面または表面の少なくとも一方に接し、該活
    性領域上に絶縁膜を介して設けた少なくとも１つの電極
    取り出し領域とを具備し、かつ該電極取り出し領域によ
    って取り出された電極が上記活性領域の上方に設けてあ
    ることを特徴とする半導体装置。
  2. （２）上記活性領域が縦方向に形成されたコレクタ領域
    、ベース領域、エミッタ領域からなり、上記ベース領域
    の電極が上記電極取り出し領域によって取り出されて縦
    型バイポーラトランジスタを構成していることを特徴と
    する特許請求の範囲第１項記載の半導体装置。
  3. （３）上記活性領域上に半導体層もしくは金属シリサイ
    ド層が形成されていることを特徴とする特許請求の範囲
    第２項記載の半導体装置。
  4. （４）上記活性領域が横方向に形成されたコレクタ領域
    、ベース領域、エミッタ領域からなり、上記コレクタ領
    域、エミッタ領域の電極がそれぞれ上記電極取り出し領
    域によって取り出されて横型バイポーラトランジスタを
    構成していることを特徴とする特許請求の範囲第１項記
    載の半導体装置。
  5. （５）上記活性領域の両端部に２つの上記電極取り出し
    領域が形成されて抵抗体を構成していることを特徴とす
    る特許請求の範囲第１項記載の半導体装置。
  6. （６）上記活性領域が縦方向に形成されたソース領域お
    よびドレイン領域、ならびに該ドレイン領域の周囲に形
    成された上記ソース領域およびドレイン領域と異なる導
    電形のゲート領域からなり、上記ゲート領域のゲート電
    極が上記電極取り出し領域によって取り出されて接合型
    電界効果トランジスタを構成していることを特徴とする
    特許請求の範囲第１項記載の半導体装置。
  7. （７）上記活性領域上に絶縁膜を介して金属配線が形成
    されていることを特徴とする特許請求の範囲第１項ない
    し第６項のいずれか１項に記載の半導体装置。
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