JPH0691109B2 - 電界効果型トランジスタの製造方法 - Google Patents
電界効果型トランジスタの製造方法Info
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- JPH0691109B2 JPH0691109B2 JP60216752A JP21675285A JPH0691109B2 JP H0691109 B2 JPH0691109 B2 JP H0691109B2 JP 60216752 A JP60216752 A JP 60216752A JP 21675285 A JP21675285 A JP 21675285A JP H0691109 B2 JPH0691109 B2 JP H0691109B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
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- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電界効果型トランジスタ特に薄膜トランジス
タの製造方法に関する。
タの製造方法に関する。
本発明は、薄膜トランジスタの製法において、非晶質又
は多結晶半導体層のチャンネル領域に不活性イオンを注
入した後、熱処理して固相成長させ、次いでゲート電極
とセルフアラインでソース及びドレイン領域に不純物を
注入し、熱処理して活性化することにより、移動度μの
向上を図ると共に、固相成長及び不純物の活性化の時間
を短縮するようにしたものである。
は多結晶半導体層のチャンネル領域に不活性イオンを注
入した後、熱処理して固相成長させ、次いでゲート電極
とセルフアラインでソース及びドレイン領域に不純物を
注入し、熱処理して活性化することにより、移動度μの
向上を図ると共に、固相成長及び不純物の活性化の時間
を短縮するようにしたものである。
一般に薄膜トランジスタは、石英ガラス等の絶縁基体上
にシリコン等の半導体薄膜を被着形成し、この半導体薄
膜にチャンネル領域、ソース領域及びドレイン領域を形
成して電界効果型トランジスタ（FET）を構成するよう
にしている。このような薄膜トランジスタとして、チャ
ンネル領域の半導体薄膜の膜厚を100Å〜800Åと薄くし
て特性向上を図った超薄膜トランジスタが提案されてい
る（特開昭60-136262号）。
にシリコン等の半導体薄膜を被着形成し、この半導体薄
膜にチャンネル領域、ソース領域及びドレイン領域を形
成して電界効果型トランジスタ（FET）を構成するよう
にしている。このような薄膜トランジスタとして、チャ
ンネル領域の半導体薄膜の膜厚を100Å〜800Åと薄くし
て特性向上を図った超薄膜トランジスタが提案されてい
る（特開昭60-136262号）。
また、薄膜トランジスタの基板としては、高融点の石英
ガラスが一般に用いられているが、高価格となるため、
安価な低融点ガラス（例えば無アルカリガラス）を基板
に用いることが望まれている。このような比較的低融点
のガラスを基板に用いる場合には薄膜トランジスタの製
造工程中の温度を650℃以下とするような低温プロセス
が必要となる。
ガラスが一般に用いられているが、高価格となるため、
安価な低融点ガラス（例えば無アルカリガラス）を基板
に用いることが望まれている。このような比較的低融点
のガラスを基板に用いる場合には薄膜トランジスタの製
造工程中の温度を650℃以下とするような低温プロセス
が必要となる。
第１図は従来の薄膜トランジスタの製法の一例を示す。
先ず、第２図Ａに示すように低融点ガラス基板（１）の
一面上に例えば多結晶シリコンの薄膜シリコン層（２）
を被着形成して後、薄膜シリコン層（２）を島領域化し
（所定領域を残して他をエッチング除去する）、次いで
この薄膜シリコン層（２）にシリコンイオンSi+（３）
をイオン注入して（ドーズ量は例えば1.5×1015/cm2）
非晶質化する。なお、島領域化とSi+のイオン注入はど
ちらが先でもよい。
一面上に例えば多結晶シリコンの薄膜シリコン層（２）
を被着形成して後、薄膜シリコン層（２）を島領域化し
（所定領域を残して他をエッチング除去する）、次いで
この薄膜シリコン層（２）にシリコンイオンSi+（３）
をイオン注入して（ドーズ量は例えば1.5×1015/cm2）
非晶質化する。なお、島領域化とSi+のイオン注入はど
ちらが先でもよい。
次に、600℃、15時間の熱処理を行って固相成長させる
（第２図Ｂ参照）。
（第２図Ｂ参照）。
次に、第２図Ｃに示すように薄膜シリコン層（２）上に
例えばSiO2等よりなるゲート絶縁膜（４）及び多結晶シ
リコンのゲート電極（５）を被着形成する。次いでゲー
ト電極（５）をマスクにソース領域（６）及びドレイン
領域（７）に、ｎチャンネルFETであればｎ形不純物例
えばリンイオン（P+）（８）をイオン注入する。このと
き多結晶シリコンのゲート電極（５）にもリンイオンが
注入され低抵抗となる。
例えばSiO2等よりなるゲート絶縁膜（４）及び多結晶シ
リコンのゲート電極（５）を被着形成する。次いでゲー
ト電極（５）をマスクにソース領域（６）及びドレイン
領域（７）に、ｎチャンネルFETであればｎ形不純物例
えばリンイオン（P+）（８）をイオン注入する。このと
き多結晶シリコンのゲート電極（５）にもリンイオンが
注入され低抵抗となる。
次に、600℃、７〜８時間の熱処理を行ってソース領域
（６）及びドレイン領域（７）の活性化を行う（第２図
Ｄ参照）。
（６）及びドレイン領域（７）の活性化を行う（第２図
Ｄ参照）。
しかる後、CVD（化学気相成長）法によるSiO2の層間絶
縁層（９）を被着形成して後、コンタクト窓孔を形成
し、Alによるソース電極（10）及びドレイン電極（11）
を形成して薄膜トランジスタ（12）を得る。
縁層（９）を被着形成して後、コンタクト窓孔を形成
し、Alによるソース電極（10）及びドレイン電極（11）
を形成して薄膜トランジスタ（12）を得る。
上述した従来の製法においては、第２図Ａの工程でシリ
コンイオン（Si+）のドーズ量が多い程、その後の熱処
理での結晶粒成長が大きくなり、移動度μが上がる。し
かし、ドーズ量を多くした場合には結晶粒成長時間が長
くかかるという問題点があった。例えばSi+のドーズ量
が２×1015cm-2であると、成長時間は30時間以上かか
る。
コンイオン（Si+）のドーズ量が多い程、その後の熱処
理での結晶粒成長が大きくなり、移動度μが上がる。し
かし、ドーズ量を多くした場合には結晶粒成長時間が長
くかかるという問題点があった。例えばSi+のドーズ量
が２×1015cm-2であると、成長時間は30時間以上かか
る。
本発明は、かかる点に鑑み、固相成長における結晶粒径
を大きくすると同時に、成長時間を短縮できるようにし
た電界効果型トランジスタの製造方法を提供するもので
ある。
を大きくすると同時に、成長時間を短縮できるようにし
た電界効果型トランジスタの製造方法を提供するもので
ある。
本発明は、表面が絶縁体である基板（21）上に形成した
非晶質又は多結晶半導体層（22）に電界効果型トランジ
スタを製造する方法において、その半導体層（22）のソ
ース領域（24）及びドレイン領域（25）に挟まれたチャ
ンネル領域（23）に選択的に不活性イオン（26）を注入
して後、650℃以下で熱処理して固相成長させる。
非晶質又は多結晶半導体層（22）に電界効果型トランジ
スタを製造する方法において、その半導体層（22）のソ
ース領域（24）及びドレイン領域（25）に挟まれたチャ
ンネル領域（23）に選択的に不活性イオン（26）を注入
して後、650℃以下で熱処理して固相成長させる。
次に、チャンネル領域（23）上にゲート絶縁膜（26）を
介してゲート電極（27）を形成した後、ソース領域（2
4）及びドレイン領域（25）に第１導電形の不純物（2
8）を注入し、650℃以下で熱処理して活性化する。これ
以後は、通常のように層間絶縁層（９）を形成し、層間
絶縁層（９）にコンタクト用窓孔を形成して後、例えば
Alによるソース電極（10）及びドレイン電極（11）を形
成して、目的の電界効果型トランジスタ即ち薄膜トラン
ジスタ（30）を得る。
介してゲート電極（27）を形成した後、ソース領域（2
4）及びドレイン領域（25）に第１導電形の不純物（2
8）を注入し、650℃以下で熱処理して活性化する。これ
以後は、通常のように層間絶縁層（９）を形成し、層間
絶縁層（９）にコンタクト用窓孔を形成して後、例えば
Alによるソース電極（10）及びドレイン電極（11）を形
成して、目的の電界効果型トランジスタ即ち薄膜トラン
ジスタ（30）を得る。
基板（21）としては、低温プロセスで使用可能な低融点
ガラス（例えば無アルカリガラス）、或いは石英ガラ
ス、半導体基板上にSiO2等の絶縁膜を被着した基板、等
を用いることができる。不活性イオン（26）としては、
半導体層（22）がシリコンの場合には、例えばシリコン
イオンSi+を用いることができる。
ガラス（例えば無アルカリガラス）、或いは石英ガラ
ス、半導体基板上にSiO2等の絶縁膜を被着した基板、等
を用いることができる。不活性イオン（26）としては、
半導体層（22）がシリコンの場合には、例えばシリコン
イオンSi+を用いることができる。
半導体層（22）のチャンネル領域（23）に不活性イオン
（26）を注入することにより、チャンネル領域（23）が
選択的に非晶質化される。次いで650℃以下の低温熱処
理で、チャンネル領域（23）が固相成長されるが、この
固相成長はチャンネル領域でランダム核生成が起きるよ
り先に、イオン注入されないソース領域（24）及びドレ
イン領域（25）の結晶粒を種としてソース及びドレイン
両領域側から成長されるため、固相成長時間が短縮され
る。
（26）を注入することにより、チャンネル領域（23）が
選択的に非晶質化される。次いで650℃以下の低温熱処
理で、チャンネル領域（23）が固相成長されるが、この
固相成長はチャンネル領域でランダム核生成が起きるよ
り先に、イオン注入されないソース領域（24）及びドレ
イン領域（25）の結晶粒を種としてソース及びドレイン
両領域側から成長されるため、固相成長時間が短縮され
る。
従って、不活性イオン（26）のドーズ量を多くして結晶
粒径を大きくする場合でも、その固相成長時間は短くな
る。
粒径を大きくする場合でも、その固相成長時間は短くな
る。
又、不純物イオンを注入した後のソース領域（24）及び
ドレイン領域（25）の活性化も低温（650℃以下）プロ
セスで行われる。この場合、固相成長と不純物の活性化
はほとんど同じ条件（温度、時間）で行われる。
ドレイン領域（25）の活性化も低温（650℃以下）プロ
セスで行われる。この場合、固相成長と不純物の活性化
はほとんど同じ条件（温度、時間）で行われる。
以下、第１図を参照して本発明の電界効果型トランジス
タの製造方法の一例を説明する。
タの製造方法の一例を説明する。
先ず、第１図Ａに示すように、例えば無アルカリガラス
の如き低融点ガラス基板（21）の一主面に膜厚800Å以
下の超薄膜のCVD多結晶シリコン層（又は水素化非晶質
シリコンa-Si:H）（22）を被着形成する。そして、この
多結晶シリコン層（22）を島領域化し、即ち所定領域を
残して、他をエッチング除去する。次いで、多結晶シリ
コン層（22）のチャンネル領域（23）を含む領域に対し
てマスクを介して選択的にシリコンイオン（Si+）（2
6）をイオン注入してチャンネル領域（13）を含む領域
を非晶質化する。従って、このときソース領域（24）及
びドレイン領域（25）はイオン注入されない。シリコン
イオン（26）のドーズ量は例えば２×1015cm-2程度であ
る。
の如き低融点ガラス基板（21）の一主面に膜厚800Å以
下の超薄膜のCVD多結晶シリコン層（又は水素化非晶質
シリコンa-Si:H）（22）を被着形成する。そして、この
多結晶シリコン層（22）を島領域化し、即ち所定領域を
残して、他をエッチング除去する。次いで、多結晶シリ
コン層（22）のチャンネル領域（23）を含む領域に対し
てマスクを介して選択的にシリコンイオン（Si+）（2
6）をイオン注入してチャンネル領域（13）を含む領域
を非晶質化する。従って、このときソース領域（24）及
びドレイン領域（25）はイオン注入されない。シリコン
イオン（26）のドーズ量は例えば２×1015cm-2程度であ
る。
次に、第１図Ｂに示すように600℃のアニール処理を施
して、非晶質化されたチャンネル領域（23）を含む領域
を固相成長させる。このとき、ランダム核生成が起きる
より先に、ソース領域（24）及びドレイン領域（25）の
結晶粒を種としてソース及びドレイン領域の両側から固
相成長が起きる。従って、このときの固相成長時間は短
く、10時間程度である。
して、非晶質化されたチャンネル領域（23）を含む領域
を固相成長させる。このとき、ランダム核生成が起きる
より先に、ソース領域（24）及びドレイン領域（25）の
結晶粒を種としてソース及びドレイン領域の両側から固
相成長が起きる。従って、このときの固相成長時間は短
く、10時間程度である。
次に、第１図Ｃに示すようにチャンネル領域（23）上に
例えばSiO2等によるゲート絶縁膜（26）を介して多結晶
シリコンによるゲート電極（17）を形成し、このゲート
電極（27）とセルフアラインでソース領域（24）及びド
レイン領域（25）に、例えばｎチャンネルFETであれば
ｎ形不純物イオン（例えばリンイオンP+）（28）をイオ
ン注入する。このとき、同時にゲート電極（27）の多結
晶シリコンにもｎ形不純物が注入され、低抵抗のシリコ
ンゲート電極（27）が形成される。そして、このｎ形不
純物のイオン注入により、ソース領域（24）及びドレイ
ン領域（25）は非晶質化される。
例えばSiO2等によるゲート絶縁膜（26）を介して多結晶
シリコンによるゲート電極（17）を形成し、このゲート
電極（27）とセルフアラインでソース領域（24）及びド
レイン領域（25）に、例えばｎチャンネルFETであれば
ｎ形不純物イオン（例えばリンイオンP+）（28）をイオ
ン注入する。このとき、同時にゲート電極（27）の多結
晶シリコンにもｎ形不純物が注入され、低抵抗のシリコ
ンゲート電極（27）が形成される。そして、このｎ形不
純物のイオン注入により、ソース領域（24）及びドレイ
ン領域（25）は非晶質化される。
次に、第１図Ｄに示すように、600℃、７〜８時間のア
ニール処理を施し、ソース領域（24）及びドレイン領域
（25）を固相成長し、活性化する。
ニール処理を施し、ソース領域（24）及びドレイン領域
（25）を固相成長し、活性化する。
この場合、ゲート下のチャンネル領域（23）は既に結晶
化しているので、これを種にソース領域（24）及びドレ
イン領域（25）が結晶化される。
化しているので、これを種にソース領域（24）及びドレ
イン領域（25）が結晶化される。
然る後、第１図Ｅに示すように、全面に例えばPSG（リ
ンシリケートガラス）又はCVD SiO2等による層間絶縁
層（９）を被着形成して後、ソース及びドレインのコン
タクト用窓孔を形成し、次いで例えばAlのソース電極
（10）及びドレイン電極（11）を形成して目的の電界効
果型トランジスタ即ち超薄膜トランジスタ（30）を得
る。
ンシリケートガラス）又はCVD SiO2等による層間絶縁
層（９）を被着形成して後、ソース及びドレインのコン
タクト用窓孔を形成し、次いで例えばAlのソース電極
（10）及びドレイン電極（11）を形成して目的の電界効
果型トランジスタ即ち超薄膜トランジスタ（30）を得
る。
かかる製法によれば、第１図Ｂのアニール処理でチャン
ネル領域の固相成長に要する時間が、Si+のドーズ量２
×1015cm-2でも10時間程度となり、従来法の30時間に比
べて大幅に短縮される。しかもSi+のドーズ量を多くす
ることができるのでチャンネル領域の結晶粒成長が大き
くなり、移動度μが向上する。
ネル領域の固相成長に要する時間が、Si+のドーズ量２
×1015cm-2でも10時間程度となり、従来法の30時間に比
べて大幅に短縮される。しかもSi+のドーズ量を多くす
ることができるのでチャンネル領域の結晶粒成長が大き
くなり、移動度μが向上する。
チャンネル領域（23）の固相成長において（第１図Ｂの
工程）、ソース領域（24）及びドレイン領域（25）の両
側から結晶粒成長が起きて例えばゲート下に結晶粒界
（29）が生じる場合には移動度μが多少下がるが、この
結晶粒界（29）がチャンネル長方向と直交する方向であ
るので、リーク電流はほとんど問題とならない。
工程）、ソース領域（24）及びドレイン領域（25）の両
側から結晶粒成長が起きて例えばゲート下に結晶粒界
（29）が生じる場合には移動度μが多少下がるが、この
結晶粒界（29）がチャンネル長方向と直交する方向であ
るので、リーク電流はほとんど問題とならない。
尚、上例ではｎチャンネルFETについて述べたが、Ｐチ
ャンネルFETの製法にも本発明は適用できる。
ャンネルFETの製法にも本発明は適用できる。
本発明によれば、非晶質又は多結晶半導体層のチャンネ
ル領域を不活性イオンの注入で選択的に非晶質化して低
温熱処理し、ソース及びドレイン領域からの結晶化を利
用して、チャンネル領域を固相成長させたことにより、
不活性イオンのドーズ量を多くしてもチャンネル領域の
固相成長時間を短くすることができる。従ってドーズ量
を多くし結晶粒径を大きくして移動度μを上げることが
できると同時に、その固相成長時間を大幅に短縮でき、
この種の薄膜トランジスタの製造を容易ならしめ得る。
ル領域を不活性イオンの注入で選択的に非晶質化して低
温熱処理し、ソース及びドレイン領域からの結晶化を利
用して、チャンネル領域を固相成長させたことにより、
不活性イオンのドーズ量を多くしてもチャンネル領域の
固相成長時間を短くすることができる。従ってドーズ量
を多くし結晶粒径を大きくして移動度μを上げることが
できると同時に、その固相成長時間を大幅に短縮でき、
この種の薄膜トランジスタの製造を容易ならしめ得る。
第１図Ａ〜Ｅは本発明の電界効果型トランジスタの製造
工程図、第２図Ａ〜Ｅは従来の電界効果型トランジスタ
の製造工程図である。 （21）は基板、（22）は非晶質又は多結晶半導体層、
（23）はチャンネル領域、（24）はソース領域、（25）
はドレイン領域、（26）はゲート絶縁膜、（27）はゲー
ト電極である。
工程図、第２図Ａ〜Ｅは従来の電界効果型トランジスタ
の製造工程図である。 （21）は基板、（22）は非晶質又は多結晶半導体層、
（23）はチャンネル領域、（24）はソース領域、（25）
はドレイン領域、（26）はゲート絶縁膜、（27）はゲー
ト電極である。
Claims (1)
- 【請求項１】表面が絶縁体である基板上に形成した非晶
質又は多結晶半導体層に電界効果トランジスタを製造す
る方法において、 ソース領域とドレイン領域に挟まれたチャンネル領域に
不活性イオンを注入した後、650℃以下で熱処理を行っ
て固相成長させ、 さらにゲート電極を形成した後ソース領域及びドレイン
領域に不純物を注入し、650℃以下で熱処理を行って活
性化することを特徴とする電界効果型トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216752A JPH0691109B2 (ja) | 1985-09-30 | 1985-09-30 | 電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216752A JPH0691109B2 (ja) | 1985-09-30 | 1985-09-30 | 電界効果型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276772A JPS6276772A (ja) | 1987-04-08 |
| JPH0691109B2 true JPH0691109B2 (ja) | 1994-11-14 |
Family
ID=16693365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60216752A Expired - Lifetime JPH0691109B2 (ja) | 1985-09-30 | 1985-09-30 | 電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691109B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6450461A (en) * | 1987-08-20 | 1989-02-27 | Canon Kk | Photodetector |
| JP2599726B2 (ja) * | 1987-08-20 | 1997-04-16 | キヤノン株式会社 | 受光装置 |
| KR970005945B1 (ko) * | 1993-08-09 | 1997-04-22 | 엘지반도체 주식회사 | 반도체 박막트랜지스터 제조방법 |
| JP3190520B2 (ja) * | 1994-06-14 | 2001-07-23 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| US5548132A (en) * | 1994-10-24 | 1996-08-20 | Micron Technology, Inc. | Thin film transistor with large grain size DRW offset region and small grain size source and drain and channel regions |
| JP3376247B2 (ja) * | 1997-05-30 | 2003-02-10 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタ及び薄膜トランジスタを用いた半導体装置 |
| US6541793B2 (en) | 1997-05-30 | 2003-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistor and semiconductor device using thin-film transistors |
| JP4772258B2 (ja) * | 2002-08-23 | 2011-09-14 | シャープ株式会社 | Ｓｏｉ基板の製造方法 |
| JP5271372B2 (ja) | 2011-03-18 | 2013-08-21 | 株式会社東芝 | 半導体装置の製造方法 |
-
1985
- 1985-09-30 JP JP60216752A patent/JPH0691109B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6276772A (ja) | 1987-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |