JPH04139728A - 多結晶電界効果トランジスタの製造方法 - Google Patents
多結晶電界効果トランジスタの製造方法Info
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- JPH04139728A JPH04139728A JP26051690A JP26051690A JPH04139728A JP H04139728 A JPH04139728 A JP H04139728A JP 26051690 A JP26051690 A JP 26051690A JP 26051690 A JP26051690 A JP 26051690A JP H04139728 A JPH04139728 A JP H04139728A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野］
本発明は多結晶電界効果トランジスタの製造方法に関し
、特に多結晶の結晶性及び結晶粒径な改善した多結晶電
界効果トランジスタの製造方法に関する。 ［従来技術］ 従来より、密着センサーや、液晶デイスプレー用の薄膜
トランジスタ（ＴＰＴ）としては、非晶質シリコン（ａ
−Ｓｉ）が用いられてきたが、最近ＬＰＣＶＤ法等によ
りガラス基板上に多結晶シリコン膜を堆積し、ＴＰＴを
形成する技術が開発されている。しかし、一般に用いら
れる多結晶シリコンは、ＬＰＣＶＤ法においてシラン（
ＳｉＨ４）を６５０℃程度で熱分解して堆積するもので
あるが、この方法だと粒径が５００人と小さく、そのた
めモビリティ等の特性が単結晶ＳＬには遠く及ばない。 多結晶シリコンＴＰＴの特性が単結晶のそれに比べて劣
るのは、主に各結晶粒同士がぶつかって生じる結晶粒界
が電荷をトラップして障壁をつくるのが原因と言われて
いる。それ故、結晶粒径を大きくして、結晶粒界を減ら
すことがＴＰＴの高性能化につながる。 このような観点に立った手法の一つとして、ＬＰＣＶＤ
法で６００℃以下でａ−３ｉを堆積した後、６００℃以
上でアニールして多結晶化する方法があるが、この方法
では、粒径が０，１〜０．３μｍ程度でまだ不十分であ
る。また最近、多結晶シリコン膜にシリコンをＩ Ｘ
１０ ”ａｔｏｍ／ｃｍ”の高ドーズイオン注入して非
晶質化することで、結晶核の発生密度の小さい非晶質膜
を形成し、次に、６００℃程度の長時間アニールで、結
晶核の発生密度を抑えつつ同相成長させ粒径１〜５μｍ
の大粒径多結晶シリコン膜を得る方法が検討されている
。 ［発明が解決しようとする課題］ しかしこのような方法においては大粒径化という意味で
は適当であるが、逆に潜在的な結晶核を完全になくすた
めにシリコンの１×１０ａｔｏｍ／ｃｍ”といった高ド
ーズのイオン注入が必要となり、大面積化や低コスト化
にはそぐわない点がある。一般に熱アニール工程に比べ
てイオン注入工程は非常にコストが高い。 本発明はＴＰＴ製造プロセスの一環に簡易に組み込め、
低コストプロセスで大粒径多結晶シリコンＴＰＴを形成
することが可能な多結晶電界効果トランジスタの製造方
法を提供せんとするものである。 ［課題を解決するための手段］ 本発明の多結晶電界効果トランジスタの製造方法は、非
晶質基体上に非晶質半導体層を堆積する工程と、前記非
晶質半導体層に対してゲート電極を形成する工程と、前
記非晶質半導体層のソース・ドレイン形成領域に特定の
型の半導体不純物をドーピングする工程と、次いで前記
非晶質半導体層に対し前記ゲート電極側より光照射する
ことで前記ソース・ドレイン形成領域を前記ゲート電極
直下の領域よりも高温でアニールし、前記ソース・ドレ
イン形成領域に大粒径多結晶が成長したのち、構成長に
よって前記ゲート電極直下の領域も大粒径多結晶化せし
めることを特徴とする。 ［作用］ 非晶質基体上にａｓ−ｄｅｐｏ状態（半導体層を堆積し
、半導体不純物をドーピングした後の状態）の非晶質半
導体の膜をアニールすると、膜中若しくは界面付近から
核発生がはじまり更に構成長し、成長した結晶粒同士が
ぶつかって結晶粒界が形成される。このとき、この多結
晶半導体の結晶粒径はその温度での結晶核の発生密度と
固相の構成長速度との兼ね合いで決まる。 本発明はａｓ−ｄｅｐｏ状態の非晶質半導体の膜を用い
、まず、ソース・ドレイン形成領域で大粒径多結晶を成
長させたのち、構成長によりゲート電極直下の領域も大
粒径多結晶化させるものであり、従来技術のように、シ
リコン・イオン注入で結晶核の発生密度を制御すること
なく、大粒径多結晶電界効果トランジスタを形成しよう
とするものである。
、特に多結晶の結晶性及び結晶粒径な改善した多結晶電
界効果トランジスタの製造方法に関する。 ［従来技術］ 従来より、密着センサーや、液晶デイスプレー用の薄膜
トランジスタ（ＴＰＴ）としては、非晶質シリコン（ａ
−Ｓｉ）が用いられてきたが、最近ＬＰＣＶＤ法等によ
りガラス基板上に多結晶シリコン膜を堆積し、ＴＰＴを
形成する技術が開発されている。しかし、一般に用いら
れる多結晶シリコンは、ＬＰＣＶＤ法においてシラン（
ＳｉＨ４）を６５０℃程度で熱分解して堆積するもので
あるが、この方法だと粒径が５００人と小さく、そのた
めモビリティ等の特性が単結晶ＳＬには遠く及ばない。 多結晶シリコンＴＰＴの特性が単結晶のそれに比べて劣
るのは、主に各結晶粒同士がぶつかって生じる結晶粒界
が電荷をトラップして障壁をつくるのが原因と言われて
いる。それ故、結晶粒径を大きくして、結晶粒界を減ら
すことがＴＰＴの高性能化につながる。 このような観点に立った手法の一つとして、ＬＰＣＶＤ
法で６００℃以下でａ−３ｉを堆積した後、６００℃以
上でアニールして多結晶化する方法があるが、この方法
では、粒径が０，１〜０．３μｍ程度でまだ不十分であ
る。また最近、多結晶シリコン膜にシリコンをＩ Ｘ
１０ ”ａｔｏｍ／ｃｍ”の高ドーズイオン注入して非
晶質化することで、結晶核の発生密度の小さい非晶質膜
を形成し、次に、６００℃程度の長時間アニールで、結
晶核の発生密度を抑えつつ同相成長させ粒径１〜５μｍ
の大粒径多結晶シリコン膜を得る方法が検討されている
。 ［発明が解決しようとする課題］ しかしこのような方法においては大粒径化という意味で
は適当であるが、逆に潜在的な結晶核を完全になくすた
めにシリコンの１×１０ａｔｏｍ／ｃｍ”といった高ド
ーズのイオン注入が必要となり、大面積化や低コスト化
にはそぐわない点がある。一般に熱アニール工程に比べ
てイオン注入工程は非常にコストが高い。 本発明はＴＰＴ製造プロセスの一環に簡易に組み込め、
低コストプロセスで大粒径多結晶シリコンＴＰＴを形成
することが可能な多結晶電界効果トランジスタの製造方
法を提供せんとするものである。 ［課題を解決するための手段］ 本発明の多結晶電界効果トランジスタの製造方法は、非
晶質基体上に非晶質半導体層を堆積する工程と、前記非
晶質半導体層に対してゲート電極を形成する工程と、前
記非晶質半導体層のソース・ドレイン形成領域に特定の
型の半導体不純物をドーピングする工程と、次いで前記
非晶質半導体層に対し前記ゲート電極側より光照射する
ことで前記ソース・ドレイン形成領域を前記ゲート電極
直下の領域よりも高温でアニールし、前記ソース・ドレ
イン形成領域に大粒径多結晶が成長したのち、構成長に
よって前記ゲート電極直下の領域も大粒径多結晶化せし
めることを特徴とする。 ［作用］ 非晶質基体上にａｓ−ｄｅｐｏ状態（半導体層を堆積し
、半導体不純物をドーピングした後の状態）の非晶質半
導体の膜をアニールすると、膜中若しくは界面付近から
核発生がはじまり更に構成長し、成長した結晶粒同士が
ぶつかって結晶粒界が形成される。このとき、この多結
晶半導体の結晶粒径はその温度での結晶核の発生密度と
固相の構成長速度との兼ね合いで決まる。 本発明はａｓ−ｄｅｐｏ状態の非晶質半導体の膜を用い
、まず、ソース・ドレイン形成領域で大粒径多結晶を成
長させたのち、構成長によりゲート電極直下の領域も大
粒径多結晶化させるものであり、従来技術のように、シ
リコン・イオン注入で結晶核の発生密度を制御すること
なく、大粒径多結晶電界効果トランジスタを形成しよう
とするものである。
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明の一実施例の多結晶電界効果トランジス
タの製造方法を説明するための縦断面図である。 第２図は上記製造方法により作製される多結晶電界効果
トランジスタの多結晶半導体層を説明するための斜視図
である。 第１図において、非晶質基体たるＳｔｏｗ基板１上に減
圧ＣＶＤを用いて、５ｉ）１４→Ｓｉ＋２）１ｔ １の
反応によりＳｉＨ４流量５０ ＳＣＣＭ、温度５６０℃
、圧力０、３Ｔｏｔ＝ｒで１０００人のａ−Ｓｉ膜２を
堆積した。 次に同じ（減圧ＣＶＤを用いて５ｌ）１４÷０．→Ｓｉ
Ｏ＊の反応でゲート絶縁膜３を５００人堆積した。 更にゲート電極としてタングステンシリサイド（ＷＳｉ
ｘ）を基板加熱２００℃のスパッタで３０００人堆積し
た後、ＲＩＥでパターンニングしてゲート長３μ謬のゲ
ート電極５を形成した。 そしてこのゲート電極５をマスクとしてｎ型不純物であ
るリン（Ｐ）を３０ＫｅＶの加速電圧、ドーズ量Ｉ Ｘ
１０ ”ａｔｏｍ／ｃ＋＋＋”でイオン注入する。 この時ソース形成領域６、ドレイン形成領域８には約５
Ｘ Ｉ Ｏ”ａｔｏｍ／ａｍ″の高濃度リンがドーピ
ングされたことになる。 この状態でゲート電極５側より水銀ランプ光で基板を照
射し、ランプ加熱した。水銀ランプの波長は可視光領域
にあり従ってシリコンの進入深さは１μｌ以下である。 ランプパワーを、ゲート絶縁膜３のみで覆われているソ
ース・ドレイン形成領域６，８が５８０℃になるように
調整した状態で１時間アニール処理すると高濃度不純物
層のソース・トレイン形成領域６，８では核発生がはじ
まり更に構成長し、成長した結晶粒同士がぶつかって結
晶粒界が形成された。このときこの多結晶シリコンの結
晶粒径は約１μ■であった。形成されたソース・ドレイ
ン領域で結晶粒径が通常のイントリンシックな非晶質シ
リコン層を同条件でアニールしたときの結晶粒径〜０．
１μｍよりも大きいのは＋ １０ ”ｃｍ−”以上の
高濃度の不純物注入によって核の発生密度はそう変化し
ないのに対して、構成長速度が増進されるためだと考え
られる。一方ゲート電極５直下のチャネル形成領域７は
、ランプ光がゲート電極で一部吸収され推定温度５３０
℃でアニールされる。第３図に示すように核発生の活性
化エネルギーは構成長のそれに比べて大きいため低温側
では構成長にたいして核発生の頻度が急激に落ちる（Ｊ
、Ａｐｐｌ、Ｐｈｙｓ、６５（１０）。 ４０３６．１９８９．） 、 したがってソース・ドレ
イン形成領域に比べて低温になっている、そしてソース
・ドレイン領域よりはるかに低濃度不純物層であるチャ
ネル形成領域７では核発生が抑えられ、その結果その後
の５時間のアニールでソース・ドレイン領域の大粒径結
晶粒より横方向への固相成長によって大粒径化した。第
２図中、９は結晶粒界、１０は結晶粒である。なお第２
図では、ゲート絶縁膜及びゲート電極は省略して図示し
である。 この後、眉間絶縁膜、配線、保護膜を堆積してＴＰＴを
形成したところ、高い移動度で良好な特性が得られた。 本実施例において、非晶質から結晶化した大粒径多結晶
の各結晶粒の面方位は＜１１１＞方向に配向していた。 この為、ＴＰＴ特性のバラツキも少なく抑えることがで
きた。即ち、一般に電界効果トランジスタをつくった場
合、そのキャリアモビリティは結晶方位によって２〜３
倍変化する。 もちろん面内方位も影響するが、法線方向の面方位が揃
っている方がモビリティのバラツキは抑えられ、かつ閾
値電圧は安定する。何故ａ−Ｓｔを用いてアニールした
ものが＜１１１＞配向するのかまだはっきりとわかって
いないが、その結晶方位がエネルギー的に安定している
ためだと考えられる。 ［発明の効果］ 以上説明したように、本発明によれば通常のａ−Ｓｉ、
Ｐｏ１ｙ−ＳＬ電界効果トランジスタの製法に対して
なんら特別の工程を必要とせず、大粒径多結晶を用いた
高性能電界効果トランジスタが、低コストで再現性良く
形成でき、大面積デバイスを容易に作製することが可能
となる。 また、本発明により作製された大粒径多結晶は、各結晶
粒が一定方向に配向しており、電界特性の安定した電界
効果トランジスタを提供でき、生産時に非常に歩留まり
を上げることができる効果も有する。
タの製造方法を説明するための縦断面図である。 第２図は上記製造方法により作製される多結晶電界効果
トランジスタの多結晶半導体層を説明するための斜視図
である。 第１図において、非晶質基体たるＳｔｏｗ基板１上に減
圧ＣＶＤを用いて、５ｉ）１４→Ｓｉ＋２）１ｔ １の
反応によりＳｉＨ４流量５０ ＳＣＣＭ、温度５６０℃
、圧力０、３Ｔｏｔ＝ｒで１０００人のａ−Ｓｉ膜２を
堆積した。 次に同じ（減圧ＣＶＤを用いて５ｌ）１４÷０．→Ｓｉ
Ｏ＊の反応でゲート絶縁膜３を５００人堆積した。 更にゲート電極としてタングステンシリサイド（ＷＳｉ
ｘ）を基板加熱２００℃のスパッタで３０００人堆積し
た後、ＲＩＥでパターンニングしてゲート長３μ謬のゲ
ート電極５を形成した。 そしてこのゲート電極５をマスクとしてｎ型不純物であ
るリン（Ｐ）を３０ＫｅＶの加速電圧、ドーズ量Ｉ Ｘ
１０ ”ａｔｏｍ／ｃ＋＋＋”でイオン注入する。 この時ソース形成領域６、ドレイン形成領域８には約５
Ｘ Ｉ Ｏ”ａｔｏｍ／ａｍ″の高濃度リンがドーピ
ングされたことになる。 この状態でゲート電極５側より水銀ランプ光で基板を照
射し、ランプ加熱した。水銀ランプの波長は可視光領域
にあり従ってシリコンの進入深さは１μｌ以下である。 ランプパワーを、ゲート絶縁膜３のみで覆われているソ
ース・ドレイン形成領域６，８が５８０℃になるように
調整した状態で１時間アニール処理すると高濃度不純物
層のソース・トレイン形成領域６，８では核発生がはじ
まり更に構成長し、成長した結晶粒同士がぶつかって結
晶粒界が形成された。このときこの多結晶シリコンの結
晶粒径は約１μ■であった。形成されたソース・ドレイ
ン領域で結晶粒径が通常のイントリンシックな非晶質シ
リコン層を同条件でアニールしたときの結晶粒径〜０．
１μｍよりも大きいのは＋ １０ ”ｃｍ−”以上の
高濃度の不純物注入によって核の発生密度はそう変化し
ないのに対して、構成長速度が増進されるためだと考え
られる。一方ゲート電極５直下のチャネル形成領域７は
、ランプ光がゲート電極で一部吸収され推定温度５３０
℃でアニールされる。第３図に示すように核発生の活性
化エネルギーは構成長のそれに比べて大きいため低温側
では構成長にたいして核発生の頻度が急激に落ちる（Ｊ
、Ａｐｐｌ、Ｐｈｙｓ、６５（１０）。 ４０３６．１９８９．） 、 したがってソース・ドレ
イン形成領域に比べて低温になっている、そしてソース
・ドレイン領域よりはるかに低濃度不純物層であるチャ
ネル形成領域７では核発生が抑えられ、その結果その後
の５時間のアニールでソース・ドレイン領域の大粒径結
晶粒より横方向への固相成長によって大粒径化した。第
２図中、９は結晶粒界、１０は結晶粒である。なお第２
図では、ゲート絶縁膜及びゲート電極は省略して図示し
である。 この後、眉間絶縁膜、配線、保護膜を堆積してＴＰＴを
形成したところ、高い移動度で良好な特性が得られた。 本実施例において、非晶質から結晶化した大粒径多結晶
の各結晶粒の面方位は＜１１１＞方向に配向していた。 この為、ＴＰＴ特性のバラツキも少なく抑えることがで
きた。即ち、一般に電界効果トランジスタをつくった場
合、そのキャリアモビリティは結晶方位によって２〜３
倍変化する。 もちろん面内方位も影響するが、法線方向の面方位が揃
っている方がモビリティのバラツキは抑えられ、かつ閾
値電圧は安定する。何故ａ−Ｓｔを用いてアニールした
ものが＜１１１＞配向するのかまだはっきりとわかって
いないが、その結晶方位がエネルギー的に安定している
ためだと考えられる。 ［発明の効果］ 以上説明したように、本発明によれば通常のａ−Ｓｉ、
Ｐｏ１ｙ−ＳＬ電界効果トランジスタの製法に対して
なんら特別の工程を必要とせず、大粒径多結晶を用いた
高性能電界効果トランジスタが、低コストで再現性良く
形成でき、大面積デバイスを容易に作製することが可能
となる。 また、本発明により作製された大粒径多結晶は、各結晶
粒が一定方向に配向しており、電界特性の安定した電界
効果トランジスタを提供でき、生産時に非常に歩留まり
を上げることができる効果も有する。
第１図は本発明の一実施例の多結晶電界効果トランジス
タの製造方法を説明するための縦断面図である。 第２図は上記製造方法により作製される多結晶電界効果
トランジスタの多結晶半導体層を説明するための斜視図
である。 第３図は核発生の活性化エネルギー、構成長の活性化エ
ネルギーと温度との関係を示す特性図である。 ｌはＳｉ０ｇ基板、２はａ−３ｉ膜、３はゲート絶縁膜
、５はゲート電極、６はソース形成領域、７はチャネル
形成領域、８はドレイン形成領域、９は結晶粒界、ｌＯ
は結晶粒である。 代理人 弁理士 山 下 積 平 第１図 Ｊ ↓ ↓ 書 ↓ ↓ Ｆ″４ 第２図 第３図
タの製造方法を説明するための縦断面図である。 第２図は上記製造方法により作製される多結晶電界効果
トランジスタの多結晶半導体層を説明するための斜視図
である。 第３図は核発生の活性化エネルギー、構成長の活性化エ
ネルギーと温度との関係を示す特性図である。 ｌはＳｉ０ｇ基板、２はａ−３ｉ膜、３はゲート絶縁膜
、５はゲート電極、６はソース形成領域、７はチャネル
形成領域、８はドレイン形成領域、９は結晶粒界、ｌＯ
は結晶粒である。 代理人 弁理士 山 下 積 平 第１図 Ｊ ↓ ↓ 書 ↓ ↓ Ｆ″４ 第２図 第３図
Claims (1)
- 非晶質基体上に非晶質半導体層を堆積する工程と、前
記非晶質半導体層に対してゲート電極を形成する工程と
、前記非晶質半導体層のソース・ドレイン形成領域に特
定の型の半導体不純物をドーピングする工程と、次いで
前記非晶質半導体層に対し前記ゲート電極側より光照射
することで前記ソース・ドレイン形成領域を前記ゲート
電極直下の領域よりも高温でアニールし、前記ソース・
ドレイン形成領域に大粒径多結晶が成長したのち、構成
長によって前記ゲート電極直下の領域も大粒径多結晶化
せしめることを特徴とする多結晶電界効果トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26051690A JPH04139728A (ja) | 1990-10-01 | 1990-10-01 | 多結晶電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26051690A JPH04139728A (ja) | 1990-10-01 | 1990-10-01 | 多結晶電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04139728A true JPH04139728A (ja) | 1992-05-13 |
Family
ID=17349053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26051690A Pending JPH04139728A (ja) | 1990-10-01 | 1990-10-01 | 多結晶電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04139728A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5627086A (en) * | 1992-12-10 | 1997-05-06 | Sony Corporation | Method of forming thin-film single crystal for semiconductor |
| US5923997A (en) * | 1993-06-12 | 1999-07-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US6072193A (en) * | 1997-05-30 | 2000-06-06 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistor and semiconductor device using thin-film transistors |
| US6194255B1 (en) * | 1994-06-14 | 2001-02-27 | Semiconductor Energy Laboratry Co. Ltd | Method for manufacturing thin-film transistors |
| US6413842B2 (en) | 1993-02-15 | 2002-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US6512247B1 (en) | 1999-01-11 | 2003-01-28 | Hitachi, Ltd. | Semiconductor device including a TFT having large-grain polycrystalline active layer, LCD employing the same and method of fabricating them |
| US6541793B2 (en) | 1997-05-30 | 2003-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistor and semiconductor device using thin-film transistors |
| KR100437296B1 (ko) * | 1994-06-15 | 2004-11-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 박막트랜지스터및그제조방법 |
| US7033872B2 (en) | 1996-12-27 | 2006-04-25 | Sanyo Electric., Ltd. | Thin film transistor and method of fabricating the same |
| WO2017009738A1 (ja) * | 2015-07-14 | 2017-01-19 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
-
1990
- 1990-10-01 JP JP26051690A patent/JPH04139728A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5627086A (en) * | 1992-12-10 | 1997-05-06 | Sony Corporation | Method of forming thin-film single crystal for semiconductor |
| US7952097B2 (en) | 1993-02-15 | 2011-05-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US6413842B2 (en) | 1993-02-15 | 2002-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US5923997A (en) * | 1993-06-12 | 1999-07-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US6376860B1 (en) | 1993-06-12 | 2002-04-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US6743667B2 (en) | 1994-06-14 | 2004-06-01 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing an active matrix type device |
| US6194255B1 (en) * | 1994-06-14 | 2001-02-27 | Semiconductor Energy Laboratry Co. Ltd | Method for manufacturing thin-film transistors |
| KR100437296B1 (ko) * | 1994-06-15 | 2004-11-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 박막트랜지스터및그제조방법 |
| US7033872B2 (en) | 1996-12-27 | 2006-04-25 | Sanyo Electric., Ltd. | Thin film transistor and method of fabricating the same |
| US6541793B2 (en) | 1997-05-30 | 2003-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistor and semiconductor device using thin-film transistors |
| US6072193A (en) * | 1997-05-30 | 2000-06-06 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistor and semiconductor device using thin-film transistors |
| US6512247B1 (en) | 1999-01-11 | 2003-01-28 | Hitachi, Ltd. | Semiconductor device including a TFT having large-grain polycrystalline active layer, LCD employing the same and method of fabricating them |
| US6965122B2 (en) | 1999-01-11 | 2005-11-15 | Hitachi, Ltd. | Semiconductor device including a TFT having large-grain polycrystalline active layer, LCD employing the same and method of fabricating them |
| US7297982B2 (en) | 1999-01-11 | 2007-11-20 | Hitachi, Ltd. | Semiconductor device including a TFT having large-grain polycrystalline active layer, LCD employing the same and method of fabricating them |
| WO2017009738A1 (ja) * | 2015-07-14 | 2017-01-19 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
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