JPH0691185B2 - 無機誘電薄層の形成方法 - Google Patents

無機誘電薄層の形成方法

Info

Publication number
JPH0691185B2
JPH0691185B2 JP1212138A JP21213889A JPH0691185B2 JP H0691185 B2 JPH0691185 B2 JP H0691185B2 JP 1212138 A JP1212138 A JP 1212138A JP 21213889 A JP21213889 A JP 21213889A JP H0691185 B2 JPH0691185 B2 JP H0691185B2
Authority
JP
Japan
Prior art keywords
silicon
substrate
ions
layer
defect density
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP1212138A
Other languages
English (en)
Other versions
JPH02113527A (ja
Inventor
ヴオルフガンク・オイエン
デイエター・ハグマン
ハンス―ユルゲン・ヴイルダウ
Original Assignee
インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン filed Critical インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
Publication of JPH02113527A publication Critical patent/JPH02113527A/ja
Publication of JPH0691185B2 publication Critical patent/JPH0691185B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01332—Making the insulator
    • H10D64/01336—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid
    • H10D64/0134—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid with a treatment, e.g. annealing, after the formation of the insulator and before the formation of the conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01332—Making the insulator
    • H10D64/01336—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid
    • H10D64/01342—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid by deposition, e.g. evaporation, ALD or laser deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01332—Making the insulator
    • H10D64/01336—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid
    • H10D64/01346—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid in a gaseous ambient using an oxygen or a water vapour, e.g. oxidation through a layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01332—Making the insulator
    • H10D64/01348—Making the insulator with substrate doping, e.g. N, Ge or C implantation, before formation of the insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/91—Controlling charging state at semiconductor-insulator interface

Landscapes

  • Formation Of Insulating Films (AREA)
  • Physical Vapour Deposition (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、欠陥密度の低い薄い無機誘電薄層を形成する
方法に関するものである。
B.従来の技術及びその問題点 特に半導体技術の分野では、常に、局所的でなく層の表
面全体で破壊電圧が十分に高い薄い誘電層を作成するこ
とが問題となっている。したがって、高品質の誘電層を
形成し、または既存の層の誘電特性を改善する方法を開
発するために、莫大な経費が費やされてきた。
西ドイツ特許A2314746号明細書には、シリコンの熱酸化
の間に、塩素化合物すなわちCCl4を酸化剤とともに注入
することが記載されている。この方法によって成長させ
た層の厚みは50nm程度である。この方法は、破壊電圧を
増大させ、フラットバンド電圧を安定させる。
同様の方法が、M.ブリスカ（M.Briska）の論文「塩素イ
オン注入の使用による二酸化シリコン層中の電荷の減少
（Reduction of Charge in Silicon Dioxide Layers by
Use of Chlorine Ion Implantation）」、IBMテクニカ
ル・ディスクロージャ・ブルテン、Vol.23、No.7A、198
0年12月、p.2768に記載されている。塩素を２×1013イ
オン/cm2の注入量で、厚み220nmの陽極二酸化シリコン
層に注入した後、窒素中で1000℃で10分間アニーリング
を行なう。この方法により、二酸化シリコン層中のナト
リウム、アルミニウム、鉄等の正の金属イオンがかなり
減少し、その結果破壊電圧が増大し、洩れの問題が軽減
される。
A.B.ファウラー（A.B.Fowler）の論文「ゲート誘電保全
性の高いMOSFETデバイス（MOSFET Devices with High-G
ate Dielectric Integrity）」、IBMテクニカル・ディ
スクロージャ・ブルテン、Vol.17、No.1、1974年６月、
p.270には、高温（1100〜1300℃）水素アニーリングに
より、後で成長させた、厚みが限定されない二酸化シリ
コンの薄い層中の破壊欠陥密度が大幅に減少することが
記載されている。この論文には、薄い二酸化シリコン層
の下の領域のドーピングを高めるため、代替方法として
薄い酸化物層を介したイオン注入が使用できることも述
べられている。
特に情報処理技術における超小型化の進行に適合される
ために、誘電層の厚みをさらに減少させると、欠陥密度
を低レベルに保つことが、加速度的に困難になることが
わかった。この理由ははっきりわかっていないが、一方
では、薄い誘電層を介してのイオン注入が悪影響を与え
るのではないかと疑われている。他方、米国特許第4001
049号明細書には、たとえばアルゴンまたは水素イオン
を1.8×1013イオン/cm2（アルゴン）以上または3.4×10
16イオン/cm2（水素）以上の注入量で注入した後、200
ないし800℃の温度でアニーリングすることにより、た
とえば厚み20nmのSiO2層の絶縁破壊を改善する方法が記
載されている。しかしこの特許では、イオンは二酸化シ
リコン層を完全に透過するには十分でないエネルギーの
ものでなければならず、この方法によれば確かに平均破
壊電圧は上昇するが、得られる欠陥密度はまだ満足なも
のではない。
論文「極小面積キャパシタ用絶縁体皮膜スターク（Insu
lator Film Stack for Very Small Area Capacitor
s）」、IBMテクニカル・ディスクロージャ・ブルテン、
Vol.28、No.3、1985年８月、p.1361に記載された別の方
法では、誘電体皮膜の３層スタックに酸化ハウニウム等
の遷移金属の酸化物を挿入して、実際のスタックの合計
厚みが12ないし18nmで、熱酸化SiO2の厚み６ないし10nm
に相当する静電容量が形成され、破壊電圧が改善され、
単位面積当たりの電荷貯蔵容量がSiO2より高くなったキ
ャパシタが得られる。しかしこの方法は比較的複雑で、
特別な目的にしか用いられない上、極めて薄い誘電層の
欠陥密度が高い問題を完全には解決できない。
したがって、本発明の目的の１つは、厚みが20nm程度よ
り薄く、予め定めた最小破壊電圧に基づく欠陥密度が極
めて小さい無機誘電薄層の製造方法を提供することであ
る。
本発明の他の目的は、予め定めた超えなければならない
最小破壊電圧に関して欠陥密度が低く、極めて薄い誘電
層を形成する方法を提供することにある。
本発明の他の目的は、上記の層を、製造環境において再
現性良く形成する方法を提供することにある。
本発明の他の目的は、、上記の層を比較的低コストで形
成する方法を提供することにある。
C.問題点を解決するための手段 本発明の構成は次の通りである。
1.二酸化シリコン、一酸化シリコン、窒化シリコン及び
上記化合物の混合物から成る群から選んだ材料を、基板
上に20nm以下の厚さに付着して薄層を形成し、 上記の薄層を通して上記基板中にイオンを1015/cm2以上
の注入量で注入し、 上記薄層を500℃以上の温度でアニーリングすることを
特徴とする低欠陥密度の無機誘電薄層の形成方法。
2.シリコン基板上に10nm以下の厚さのシリコン酸化物の
薄層を形成し、 上記薄層を通して上記基板中にシリコン・イオンを1016
/cm2以上の注入量で注入し、 上記薄膜を1150℃以上の温度でアニーリングすることを
特徴とする低欠陥密度のシリコン酸化物の薄層の形成方
法。
本明細書では、欠陥密度とは、欠陥の1cm2当たりの数を
意味し、欠陥とは、短絡またはEBD値が9MV/cmより小さ
なものである。
本発明の層は厚みに比較して欠陥密度が極めて低い。実
際に、本発明の層は、明らかに厚みを20nmより薄くする
ことが可能で、たとえば厚みを10nm未満にしても、欠陥
密度は1cm2当たり0.2である。本発明の層はシリコン上
だけでなく、他の材料、特に金属上にも付着させること
ができる。本発明の層はこれらの特性により、VLSI用途
だけでなく、トレンチ・キャパシタやスクリーンを形成
するのにも適する。これらのスクリーンは平坦な光学表
示装置を形成するもので、MIM（金属・絶縁体・金属）
薄膜陰極を電子源として使用する。電極は、たとえばセ
シウムからなる。一方の電極は連続し、他方はドットで
構成される。これらの電極は、高品質の極めて薄い誘電
層で分離する必要がある。
特に、本発明の方法の２つの態様は驚異的である。すな
わち、イオン注入によって、危惧に反して欠陥密度が改
善され、比較的注入量が高く、すなわち1015原子/cm2よ
り高い場合にのみこのような結果が得られる。本発明の
方法は、イオン注入用に一般的に用いられる10種類のイ
オンのすべてについて実施することができる。たとえば
Ｂ、Ｐ、As、Si、ArまたはBF2イオンで有利に使用する
ことができる。当然、ホウ素、ヒ素、リン・イオンを誘
電層を介して半導体基板に注入すると、その導電特性が
変化する。したがって、基板がシリコンで、その導電性
の変化を避ける必要のある場合は、シリコン・イオンを
注入するのが適当である。
本発明の方法のもう１つの利点は、本発明が薄層の形成
に使用する方法に関係なく効果を示すこと、すなわち、
層はたとえばスパッタリングでも、湿式または乾式の熱
酸化でも、化学蒸着でも成長させることができることで
ある。
本発明の有利な実施例の１つによれば、シリコン・イオ
ンを1016原子/cm2以上の注入量で、成長させたゲート酸
化物層を介して基板に注入した後、1150℃以上の温度で
アニールして、欠陥密度が0.2/cm2より低く厚みが10nm
以下のゲート酸化物層を形成することができる。高温で
アニーリングを行なうことにより、デバイスのフラット
バンド電圧が移動しないことが保証される。このアニー
リングは、非常に短時間、すなわち10秒程度で行なえる
ので、デバイスが前の工程でドーピングされ、このドー
ピングのプロファイルが変化してはならない場合でも、
高いアニーリング温度が影響を与えることはない。
D.実施例 本発明に使用する基板の種類は重要ではない。たとえ
ば、基板はシリコン、ゲルマニウ、ガリウムヒ素または
アルミニウムとすることができる。また、半導体基板の
場合、基板はドーピングを施すことができ、たとえばPn
接合を含む異種のドーピングを行なった領域を含むもの
でもよい。基板の表面は平坦である必要はなく、たとえ
ば段差や溝を含んだものでもよい。この基板上に、本発
明による誘電層を形成する。二酸化シリコン、一酸化シ
リコン、窒化シリコンまたは上記化合物の混合物からな
る層、及び上記の化合物またはそれらの混合物から選択
した組成の、少なくとも２種類の組成の異なる層を含む
層のスタックについて研究した。層は、通常の方法、す
なわちスパパッタリング、湿式及び乾式の熱酸化（基板
がシリコンで、成長させる層が二酸化シリコンの場合）
及び化学蒸着を使用して成長させた。層の厚みは、従来
のようにエリプソメータで測定して８ないし20nmであっ
た。成長させたままの層の欠陥密度（欠陥密度の測定方
法は下記に示す）は均一ではない。図から分かるよう
に、シリコン基板上に湿式熱酸化法で成長させた厚み10
nmの二酸化シリコン層の収率は、36％及び64％などの値
となる。36％及び64％の収率は、それぞれ10.6及び4.6
の欠陥密度に相当する。
層を成長させたシリコン・ウェーハ等の基板に、イオン
注入を行なった。実験では、従来の中電流注入装置であ
るバリアン（Varian）社のイオン注入装置350D型を使用
した。注入したイオンは、ホウ素、リン、ヒ素、シリコ
ン、アルゴン及びBF2であった。イオンのエネルギー
は、rP（投影範囲）が成長させる誘電層の厚みを超える
ように選定した。たとえば、14nmの二酸化シリコン層を
介して注入するシリコン・イオンのエネルギーは10KeV
以上であった。注入量は、すべてのイオンについて、10
13ないし1016イオン/cm2とした。
次に、誘電層を成長させた基板を、不活性雰囲気中でア
ニールした。アニーリングの目的は、イオン注入によっ
て生じた損傷を補修することである。これを行なうに
は、不活性雰囲気中で500℃より高い温度で処理すれば
十分である。時間はあまり重要ではないが、低温（800
℃以下）の場合では30分ないし約２時間が好ましい。誘
電層を後にゲート分離として使用する場合、アニーリン
グ温度は約500℃では低過ぎる。この温度は破壊電圧を
改善するには十分であるが、しきい電圧が移動して不安
定になる。これを避けるためには1150℃以上の温度での
アニーリングが必要である。この温度では、pn接合は比
較的速く移動するので、前工程で基板中にpn接合を形成
した場合は、高温のアニーリングは極めて短時間で行な
う必要がある。実際、上述のように、アニーリング時間
はそれほど重要ではなく、10秒程度で十分である。この
ようなアニーリングはRTP（高速熱処理装置）たとえばA
Gアソシエーツ（AG Associates）のAG610型またはAG410
0型など、タングステン・ランプから放射される熱輻射
に基板を露出し、毎秒200ないし400℃の速度で基板温度
を上昇させることのできる装置を用いて行なうことがで
きる。基板温度を急速に下げるには、タングステン・ラ
ンプのスイッチを切るだけで十分である。短時間のアニ
ーリングに使用する不活性雰囲気は、窒素でよいが、ア
ニーリング・サイクルが長時間かかる場合には、窒素の
代りにアルゴンを用いる必要がある。
上記の処理の結果を、シリコンまたはBF2イオンをそれ
ぞれ厚みが10nmの二酸化シリコン層に注入した後、1000
℃で30分間アニーリングした場合について、図に示す。
図からわかるように、注入量が1015イオン/cm2以下の場
合は、使用するイオンに関係なく、収率が減少またはほ
ぼ一定となり、注入量が1015イオン/cm2を超えると、収
率は急激に上昇し、注入量が1016イオン/cm2のとき収率
は約93％になる。
欠陥密度または収率は、それぞれダブル・ランプ法で測
定する。測定には直径100mm程度のシリコン・ウェーハ
等のサンプルを作成し、成長させた誘電層の上に110個
のアルミニウムのドットを形成させる。このドットはそ
れぞれ直径が3.5mm厚みが0.7μｍで、ウェーハ表面に均
一に分布させる。アルミニウムのドット上で次のように
して、破壊電圧を測定する。すなわち、基板とアルミニ
ウムのドットの間に電圧を印加し、毎秒1Vの速度で電圧
を上昇させる。電界が9MV/cmで電流が１μＡ以下の場
合、そのアルミニウム・ドットの位置での破壊電圧は十
分であるとみなす。発生しているが、最初の電圧上昇で
検出されなかった障害を追跡するため、電圧上昇を反復
して行なう（このため「ダブル・ランプ法」という）。
測定により1015イオン/cm2より高いイオン注入では、欠
陥密度が著しく減少することが判明した。また、あまり
重要なことではないが、本発明の方法では破壊電圧の絶
対値が増大しないことも判明した。高濃度イオン注入の
効果についてはまだ説明ができない。米国特許第400104
9号明細書に開示された処理後に見られるような、誘電
層の屈折率や密度の変化は起こらないことが判明した。
本発明による層は誘電特性にすぐれているため、半導体
技術分野のVLSI応用例やスクリーンに適する。VLSI応用
例は主として、小型化が進むにつれて誘電分離の厚みを
薄くしなければならないが、欠陥密度が増大しないこと
が重要であるゲート分離や、トレンチ・キャパシタに関
するものである。トレンチ・キャパシタはトレンチ内に
あり、その壁面及び底面が、多結晶シリコンを付着させ
た非常に薄い誘電層で覆われている。この構造により、
面積の大きいキャパシタを、ウェーハ面積にごく小さい
部分しか使用しないように配列することが可能になり、
そのためトレンチ・キャパシタが集積密度の非常に高い
回路に適したものになる。スクリーンは、本明細書の最
初の部分で述べた種類のものである。MIM薄膜陰極がガ
ラス板等の基板上に付着されている。これらのスクリー
ンは、平坦なテレビジョン用スクリーンして使用するこ
とができる。本発明の方法によって製作した薄い誘電層
は、破壊電圧が均一で所定の値をもつため、これらのス
クリーンの性能を大幅に改善させる。
本発明の方法の第２と実施例、すなわちゲート分離の形
成について、次に例によって詳細に説明する。
５枚のシリコン・ウェーハを、全く同じ方法で加工し
た。これらのウェーハに、４×101 5ないし６×1015原子
/cm2のホウ素を均一にドーピングした。この５枚のウェ
ーハと別のもう１枚のウェーハとを、空気及び水蒸気を
含有する雰囲気中で750℃の温度で熱酸化して、厚みが1
0nmの二酸化シリコン層をブランケット成長させた。層
の厚みが均一なことを、エリプソメータを使って検証し
た。
追加した６番目のウェーハについて、この状態で、欠陥
密度の測定を行なった。測定は、上述のダブル・ランプ
法、すなわち、110個のアルミニウムのドットを形成し
た後、破壊電圧または電界を測定する方法で行なった。
収率は49％であった。さらにこの６番目のウェーハにつ
いて、通常の方法を用いてフラットバンド電圧を測定し
た。
５枚のウェーハ上の薄い二酸化シリコン層に、バリアン
（Varian）社製の350D型イオン注入装置を使用して、注
入量1016イオン/cm2、イオンのエネルギー約10keVでシ
リコン・イオンのブランケット注入を行なった。次に、
このウェーハを、急速熱処理装置（AGアソシエーツ製の
AG610型）で、温度を毎秒約350℃の速度で約1150℃まで
上昇させ、約10秒間保持することによりアニーリングを
行なった。次に、加熱スイッチを切ってウェーハを急速
冷却した。アニーリング中はN2を毎分３の割合で急速
熱処理装置中を流した。この５枚のウェーハを、追加し
た６番目のウェーハについて説明したのとまったく同じ
方法で破壊電圧測定用に調製し、最後に上記のダブル・
ランプ法を用いて５枚のウェーハのそれぞれについて破
壊電圧を測定した。欠陥密度は0.5±0.2/cm2、95±２％
の収率に相当し、結果はきわめて均一で再現性があっ
た。さらに、６番目のウェーハと同様にフラットバンド
電圧の測定も行なった。しきい電圧は、イオン注入及び
アニーリングによって変化しなかったことが判明した。
E.発明の効果 厚みに比較して欠陥密度が極端に低い、極薄の誘電層
を、再現性よく且つ比較的低コストで提供できる。
【図面の簡単な説明】
図は、厚み約10nmの二酸化シリコン層の欠陥密度を、こ
の二酸化シリコン層を介してシリコン及びBF2イオンを
注入し、注入後1000℃で30分間アニーリングした場合の
注入量に対してプロットしたグラフである。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/265 21/314 Ａ 7352−4Ｍ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】二酸化シリコン、一酸化シリコン、窒化シ
    リコン及び上記化合物の混合物から成る群から選んだ材
    料を、基板上に20nm以下の厚さに付着して薄層を形成
    し、 上記の薄層を通して上記基板中にイオンを1015/cm2以上
    の注入量で注入し、 上記薄層を500℃以上の温度でアニーリングすることを
    特徴とする低欠陥密度の無機誘電薄層の形成方法。
  2. 【請求項２】シリコン基板上に10nm以下の厚さのシリコ
    ン酸化物の薄層を形成し、 上記薄層を通して上記基板中にシリコン・イオンを1016
    /cm2以上の注入量で注入し、 上記薄膜を1150℃以上の温度でアニーリングすることを
    特徴とする低欠陥密度のシリコン酸化物の薄層の形成方
    法。
JP1212138A 1988-09-01 1989-08-19 無機誘電薄層の形成方法 Expired - Lifetime JPH0691185B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP88114239.2 1988-09-01
EP88114239A EP0356557B1 (en) 1988-09-01 1988-09-01 Thin dielectric layer on a substrate and method for forming such a layer

Publications (2)

Publication Number Publication Date
JPH02113527A JPH02113527A (ja) 1990-04-25
JPH0691185B2 true JPH0691185B2 (ja) 1994-11-14

Family

ID=8199252

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1212138A Expired - Lifetime JPH0691185B2 (ja) 1988-09-01 1989-08-19 無機誘電薄層の形成方法

Country Status (4)

Country Link
US (1) US5051377A (ja)
EP (1) EP0356557B1 (ja)
JP (1) JPH0691185B2 (ja)
DE (1) DE3852543T2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5268311A (en) * 1988-09-01 1993-12-07 International Business Machines Corporation Method for forming a thin dielectric layer on a substrate
US5438022A (en) 1993-12-14 1995-08-01 At&T Global Information Solutions Company Method for using low dielectric constant material in integrated circuit fabrication
US6025280A (en) * 1997-04-28 2000-02-15 Lucent Technologies Inc. Use of SiD4 for deposition of ultra thin and controllable oxides
GB0013619D0 (en) * 2000-06-06 2000-07-26 Glaxo Group Ltd Sample container

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE146877C (ja) *
US3540925A (en) * 1967-08-02 1970-11-17 Rca Corp Ion bombardment of insulated gate semiconductor devices
DE2314746C2 (de) * 1973-03-24 1983-11-17 Ibm Deutschland Gmbh, 7000 Stuttgart Verfahren zum thermischen Oxydieren von Silicium unter Zusatz einer Chlorkohlenstoffverbindung
US3852120A (en) * 1973-05-29 1974-12-03 Ibm Method for manufacturing ion implanted insulated gate field effect semiconductor transistor devices
US4001049A (en) * 1975-06-11 1977-01-04 International Business Machines Corporation Method for improving dielectric breakdown strength of insulating-glassy-material layer of a device including ion implantation therein
JPS5585041A (en) * 1978-12-22 1980-06-26 Hitachi Ltd Semiconductor device and its preparation
JPS56125846A (en) * 1980-03-07 1981-10-02 Chiyou Lsi Gijutsu Kenkyu Kumiai Surface treatment of semiconductor
JPS56125847A (en) * 1980-03-07 1981-10-02 Chiyou Lsi Gijutsu Kenkyu Kumiai Surface treatment of semiconductor
JPS60229372A (ja) * 1984-04-27 1985-11-14 Hitachi Ltd Ｍｉｓ型半導体装置及びその製造方法
US4701422A (en) * 1986-04-07 1987-10-20 Rockwell International Corporation Method of adjusting threshold voltage subsequent to fabrication of transistor
US4725560A (en) * 1986-09-08 1988-02-16 International Business Machines Corp. Silicon oxynitride storage node dielectric

Also Published As

Publication number Publication date
JPH02113527A (ja) 1990-04-25
DE3852543D1 (de) 1995-02-02
DE3852543T2 (de) 1995-07-06
EP0356557A1 (en) 1990-03-07
US5051377A (en) 1991-09-24
EP0356557B1 (en) 1994-12-21

Similar Documents

Publication Publication Date Title
US5268311A (en) Method for forming a thin dielectric layer on a substrate
US4001049A (en) Method for improving dielectric breakdown strength of insulating-glassy-material layer of a device including ion implantation therein
Nishioka et al. Dielectric Characteristics of Double Layer Structure of Extremely Thin Ta2 O 5/SiO2 on Si
EP0419302A1 (en) A method of manufacturing semiconductor on insulator
US5219773A (en) Method of making reoxidized nitrided oxide MOSFETs
US3887994A (en) Method of manufacturing a semiconductor device
US4270136A (en) MIS Device having a metal and insulating layer containing at least one cation-trapping element
US4151011A (en) Process of producing semiconductor thermally sensitive switching element by selective implantation of inert ions in thyristor structure
JPS59204287A (ja) トンネル接合のゼロ電圧ジヨセフソン電流調整方法
JPH039614B2 (ja)
Hofmann et al. Role of oxygen in defect‐related breakdown in thin SiO2 films on Si (100)
Ray et al. Plasma oxide FET devices
US7208360B2 (en) Semiconductor device and method of manufacturing the same
JPH0691185B2 (ja) 無機誘電薄層の形成方法
EP0308814B1 (en) Modification of interfacial fields between dielectrics and semiconductors
US3627589A (en) Method of stabilizing semiconductor devices
Dylewski et al. The dielectric breakdown properties and I–V characteristics of thin SiO2 films formed by high dose oxygen ion implantation into silicon
US5139869A (en) Thin dielectric layer on a substrate
Hess et al. Effect of nitrogen and oxygen/nitrogen mixtures on oxide charges in MOS structures
Pan et al. Effects of processing on characteristics of 10–15 nm thermally grown SiO2 films
Aubuchon et al. Effects of HCL gettering, CR doping and AL+ implantation on hardened SiO 2
JPH0658893B2 (ja) 熱処理方法
US4353754A (en) Thermo-sensitive switching element manufacturing method
JPS58220431A (ja) 多結晶シリコン層中の開孔の端部角度を設定する方法
Osburn Characterization of thin oxide films for FET applications