JPH0691188B2 - 静電破壊防止装置 - Google Patents

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は静電破壊防止装置に関し、特に半導体基板と埋
込み層とで構成される静電破壊防止用のダイオードに関
するものである。

（ロ）従来の技術 従来提案されているこの種の静電破壊防止装置として
は、特開昭59−110167号公報（第３図）の如きものがあ
った。（31）は半導体集積回路の入力NPNトランジス
タ、（32）が入力トランジスタ（31）の静電破壊を防止
するために一般的に設けられている静電破壊防止用ダイ
オードであり、（33），（34）は通常用いられている電
源V_CC,V_EEである。

負のサージが入力端子（35）に加えられた場合、静電破
壊防止用ダイオード（32）が設けられていないとベース
・エミッタ接合、ベース・コレクタ接合は逆バイアスさ
れ、特にベース・エミッタ接合は、不純物濃度が高いた
めに耐圧が低く、ブレートダウンし容易に破壊される
が、前述の静電破壊防止用ダイオード（32）を設けるこ
とにより負のサージはダイオード（32）を介して放電さ
れ、静電破壊が防止される。このダイオード（32）を以
下第１のダイオードと呼ぶ。

（ハ）発明が解決しようとする課題 前述の構成に於いて、共通エミッタ領域よりグランドに
一定の電流を流すために、例えば動作電流源としてNPN
型のトランジスタを設けることがある。

このNPN型のトランジスタは、１つのアイランド内に形
成され、またコレクタ抵抗の低減のために埋込み層が設
けられる。こうした場合、共通エミッタ領域と前記トラ
ンジスタのコレクタとの間から、グランドに等価的にダ
イオードが構成される。ここでは埋込み層がカソード領
域、基板がアノード領域となる。このダイオードを以下
第２のダイオードと呼ぶ。

従って負のサージが入力端子に加わると、電流はV_EEよ
り第２のダイオードを通り、入力NPNトランジスタ（3
1）のエミッタ・ベースを介して入力端子へと流れる
か、第１のダイオードを通り入力端子へと流れる。

この時、第２のダイオードの方がオン抵抗が小さいと、
電流は第１のダイオードに流れず、第２のダイオードへ
流れるため、前記NPNトランジスタ（31）のベース・エ
ミッタ接合を破壊してしまう。

（ニ）課題を解決するための手段 本発明は前述の課題に鑑みてなされ、Ｐ型の半導体基板
（１）と、この半導体基板（１）とこの半導体基板
（１）上に形成されるN^-型の半導体層（２）との間に形
成されるN⁺型の埋込み層（３）とで構成される静電破壊
防止装置に於いて、前記半導体基板（１）は半導体層
（２）表面のグランド電極（９）と接続し、前記埋込み
層（３）は半導体層（２）表面の入力電極（７）と接続
することで解決するものである。

またP⁺型の分離領域（８）で囲まれるアイランド領域
（10）と、このアイランド領域（10）内に形成される保
護素子（32）と、前記分離領域（８）とオーミックコン
タクトするグランド電極（９）とを備え、静電気は前記
グランド電極（９）より分離領域（８）を介してアイラ
ンド領域（10）へ流すことで解決するものである。

（ホ）作用 前記静電破壊防止装置の一部となる埋込み層（３）と入
力電極（７）とを接続し、グランド電極（９）と半導体
基板（１）とを接続することで、サージによる電流は、
グランド電極（９）、半導体基板（１）、埋込み層
（３）および入力電極（７）を介して流れる。

その為内部回路素子での電力消費を低減でき、静電気か
ら保護することができる。

更にはグランド電極（９）と半導体基板（１）間とを分
離領域（８）で、また埋込み層（３）と入力電極（７）
とを低抵抗の拡散領域（４）で接続することで、前記第
２のダイオードよりオン抵抗を小さくすることができる
ので、入力NPNトランジスタのエミッターベース間に流
れる電流を抑制して、第１のダイオード（32）へ電流を
流すことができる。

（ヘ）実施例 以下に本発明の実施例を第１図および第２図を参照しな
がら詳述する。

先ず第２図からも判るように、Ｐ型の半導体基板（１）
と、このＰ型の半導体基板（１）上に形成されるN^-型の
エピタキシャル層（２）があり、この半導体基板（１）
とエピタキシャル層（２）との間には、N⁺型の埋込み層
（３）がある。

次に前記N^-型のエピタキシャル層（２）表面よりN⁺型の
埋込み層（３）へ到達するように形成した低抵抗の拡散
領域（４）と、更にはこの拡散領域（４）に対応する表
面に形成したN⁺型のコンタクト領域（５）とがある。

最後に前記N⁺型のコンタクト領域（５）上の絶縁膜
（６）のコンタクトホールを介してオーミックコンタク
トする入力電極（７）と、前述の構成を囲むように形成
されたP⁺型の分離領域（８）と、絶縁膜（６）のコンタ
クトホールを介して前記分離領域（８）とオーミックコ
ンタクトするグランド電極（９）とがある。

ここで入力電極（７）は、図示していないが入力NPNト
ランジスタ（31）のベース電極と継がれ、グランド電極
（９）は前記入力NPNトランジスタ（31）の共通エミッ
タと接続されている。またこれら入力NPNトランジスタ
（31）は、第１図や第２図で示したアイランド領域（1
0）以外に、別のアイランドが用意され、夫々に形成さ
れている。

本発明の第１の特徴とする点は、前記N⁺型の埋込み層
（３）と前記入力電極（７）とを接続することにある。
ここではN⁺型の拡散領域（４）を形成して、カソードと
なる埋込み層（３）と入力電極（７）との抵抗分を小さ
くしている。

第２の特徴とする点は、グランド電極（９）を、第１の
ダイオード（32）（アイランド領域（10））の囲りの分
離領域（８）と接続し、グランド電極（９）と第１のダ
イオード（31）のアノード領域（１）間の抵抗分を、前
記第２のダイオードの抵抗分より小さくすることにあ
る。ここでアイランドは複数設けてあるので、どの分離
領域にグランド電極（９）を設けても良いが、実際は第
１および第２のダイオードのオン抵抗が場所によって違
って来る。従って第１のダイオード（32）（アイランド
領域（10））に一番近い領域が良い。

従って入力電極（７）に負の電圧が印加されると、電流
はグランド電極（９）より分離領域（８）を通って、抵
抗分の一番小さな第１のダイオード（32）へ流れるの
で、入力NPNトランジスタを破壊することなくサージ電
流を流すことができる。

（ト）発明の効果 以上の説明からも明らかな如く、保護用の第１のダイオ
ード（32）は、N⁺型の拡散領域（４）と、分離領域の内
一番近く第１のダイオード（32）の囲りに形成された分
離領域（８）にグランド電極（９）を継ぐことで、応答
性が非常に良くなり、入力に負電圧のサージが印加され
ても、このICを保護することができる。

【図面の簡単な説明】

第１図は本発明の静電破壊防止装置の平面図、第２図は
第１図のＡ−Ａ′線における断面図、第３図は従来の静
電破壊防止装置を説明する回路図である。 （１）……半導体基板、（２）……エピタキシャル層、
（３）……埋込み層、（４）……拡散領域、（５）……
コンタクト領域、（７）……入力電極、（８）……分離
領域、（９）……グランド電極、（10）……アイランド
領域。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/60 23/62 29/91

Claims (2)

【特許請求の範囲】
1. 【請求項１】一導電型の半導体基板と、この上に形成し
   た逆導電型の半導体層と、前記半導体基板と前記半導体
   層との間に形成した逆導電型の埋め込み層と、前記半導
   体層を貫通して前記半導体層を島領域に形成する一導電
   型の分離領域と、前記島領域の表面から前記埋め込み層
   に連結する逆導電型の高濃度拡散層と、前記高濃度拡散
   層の表面にコンタクトする入力電極と、前記入力電極近
   傍の前記分離領域の表面にコンタクトするグランド電極
   とを具備することを特徴とする静電破壊防止装置。
2. 【請求項２】一導電型の半導体基板と、この上に形成し
   た逆導電型の半導体層と、前記半導体基板と前記半導体
   層との間に形成した逆導電型の埋め込み層と、前記半導
   体層を貫通して前記半導体層を島領域に形成する一導電
   型の分離領域と、前記島領域の表面から前記埋め込み層
   に連結する逆導電型の高濃度拡散層と、前記高濃度拡散
   層の表面にコンタクトする入力電極と、前記入力電極近
   傍の前記分離領域の表面にコンタクトするグランド電極
   と、 他の前記島領域に形成され、前記半導体層をコレクタと
   しベースが前記入力電極に接続された入力トランジスタ
   と、さらに他の前記島領域に形成され、前記半導体層を
   コレクタとし該コレクタが前記入力トランジスタのエミ
   ッタに接続されたトランジスタとを具備することを特徴
   とする静電破壊防止装置。