JPH0766957B2 - 半導体集積回路装置の静電破壊防止装置 - Google Patents
半導体集積回路装置の静電破壊防止装置Info
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- JPH0766957B2 JPH0766957B2 JP61297116A JP29711686A JPH0766957B2 JP H0766957 B2 JPH0766957 B2 JP H0766957B2 JP 61297116 A JP61297116 A JP 61297116A JP 29711686 A JP29711686 A JP 29711686A JP H0766957 B2 JPH0766957 B2 JP H0766957B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置の静電破壊防止装置に
関するものである。
関するものである。
第３図は従来の半導体集積回路装置の静電破壊防止装置
の構成を示す回路図で、図において、31は入力端子、32
は入力NPNトランジスタ、33は前記入力NPNトランジスタ
32の静電破壊を防止するために設けられた電流制限用抵
抗体、34は静電破壊防止用ダイオードである。
の構成を示す回路図で、図において、31は入力端子、32
は入力NPNトランジスタ、33は前記入力NPNトランジスタ
32の静電破壊を防止するために設けられた電流制限用抵
抗体、34は静電破壊防止用ダイオードである。
第４図は第３図に示した静電破壊防止装置の構造を示す
断面図で、第３図と同一符号は同一部分を示し、図中、
41はP-型半導体基板、42,43はn+型埋込領域、44a,44bは
P+型分離領域、45,46はn-型半導体層、47,48はＰ型拡散
領域、49,50はn+型拡散領域、51a,51bは誘電体領域であ
る分離用酸化物領域、VEEは電源端子で、通常最低電位
が与えられる。
断面図で、第３図と同一符号は同一部分を示し、図中、
41はP-型半導体基板、42,43はn+型埋込領域、44a,44bは
P+型分離領域、45,46はn-型半導体層、47,48はＰ型拡散
領域、49,50はn+型拡散領域、51a,51bは誘電体領域であ
る分離用酸化物領域、VEEは電源端子で、通常最低電位
が与えられる。
以下、従来の静電破壊防止装置の動作について説明す
る。正のサージ電圧が入力端子31に加わった場合、この
サージ電流は電流制限用抵抗体33によって制限されたの
ち、入力NPNトランジスタ32に流れ込む。このとき入力
トランジスタ32は、ベース・エミッタ接合、ベース・コ
レクタ接続が順方向にバイアスされるので比較的サージ
耐圧が高い。
る。正のサージ電圧が入力端子31に加わった場合、この
サージ電流は電流制限用抵抗体33によって制限されたの
ち、入力NPNトランジスタ32に流れ込む。このとき入力
トランジスタ32は、ベース・エミッタ接合、ベース・コ
レクタ接続が順方向にバイアスされるので比較的サージ
耐圧が高い。
一方、負のサージ電圧が入力端子31に印加された場合、
Ｐ型拡散領域47、n+型拡散領域49とから形成される静電
破壊防止用ダイオード34により、電源端子VEEから入力
端子31へ放電される。
Ｐ型拡散領域47、n+型拡散領域49とから形成される静電
破壊防止用ダイオード34により、電源端子VEEから入力
端子31へ放電される。
上記のような従来の静電破壊防止装置は、静電保護ダイ
オードとして半導体集積回路装置に形成されるトランジ
スタの接合を用いているが、半導体集積回路装置の高速
化とともにその接合の深さが浅くなる傾向にあるため、
静電破壊防止用ダイオードが破壊されやすくなるという
問題点があった。
オードとして半導体集積回路装置に形成されるトランジ
スタの接合を用いているが、半導体集積回路装置の高速
化とともにその接合の深さが浅くなる傾向にあるため、
静電破壊防止用ダイオードが破壊されやすくなるという
問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、正負のサージ電圧に対する静電破壊耐量の高い半
導体集積回路装置の静電破壊防止装置を得ることを目的
とする。
ので、正負のサージ電圧に対する静電破壊耐量の高い半
導体集積回路装置の静電破壊防止装置を得ることを目的
とする。
この発明に係る半導体集積回路装置の静電破壊防止装置
は、Ｐ型半導体基板にバイポーラ型半導体集積回路装置
とともに形成され、当該バイポーラ型半導体集積回路装
置のサージ保護を行う静電破壊防止装置であって、上記
Ｐ型半導体基板の上部領域の所定部分に当該上部領域に
おける他の部分から電気的に分離されるよう形成された
第１及び第２のｎ型領域と、上記第１及び第２のｎ型領
域内にそれぞれ島状に形成された第1,第２のＰ型領域
と、上記第１のｎ型領域と上記半導体基板の下部領域と
の境界部の一部を除く他の部分に埋め込み形成された高
不純物濃度からなる第３のｎ型領域と、上記第２のｎ型
領域と上記半導体基板の下部領域との境界部に埋め込み
形成された高不純物濃度からなる第４のｎ型領域と、上
記第１のｎ型領域内の上記第１のＰ型領域の形成領域と
は異なる領域に、その最下部が上記第３のｎ型領域の一
部に達するように形成された高不純物濃度からなる第５
のｎ型領域と、上記第２のｎ型領域内の上記第２のｐ型
領域の形成領域とは異なる領域に、その最下部が上記第
４のｎ型領域の一部に達するように形成された高不純物
濃度からなる第６のｎ型領域とを備え、上記第１のＰ型
領域の一端が、上記バイポーラ型半導体集積回路装置の
入力部を構成する入力トランジスタのベースに接続さ
れ、上記第１のＰ型領域の他端，上記第２のＰ型領域，
及び上記第５のｎ型領域が入力端子に共通接続され、上
記Ｐ型半導体基板の下部領域が電源の負側に接続され、
上記第６のｎ型領域が電源の正側に接続されていること
を特徴とするものである。
は、Ｐ型半導体基板にバイポーラ型半導体集積回路装置
とともに形成され、当該バイポーラ型半導体集積回路装
置のサージ保護を行う静電破壊防止装置であって、上記
Ｐ型半導体基板の上部領域の所定部分に当該上部領域に
おける他の部分から電気的に分離されるよう形成された
第１及び第２のｎ型領域と、上記第１及び第２のｎ型領
域内にそれぞれ島状に形成された第1,第２のＰ型領域
と、上記第１のｎ型領域と上記半導体基板の下部領域と
の境界部の一部を除く他の部分に埋め込み形成された高
不純物濃度からなる第３のｎ型領域と、上記第２のｎ型
領域と上記半導体基板の下部領域との境界部に埋め込み
形成された高不純物濃度からなる第４のｎ型領域と、上
記第１のｎ型領域内の上記第１のＰ型領域の形成領域と
は異なる領域に、その最下部が上記第３のｎ型領域の一
部に達するように形成された高不純物濃度からなる第５
のｎ型領域と、上記第２のｎ型領域内の上記第２のｐ型
領域の形成領域とは異なる領域に、その最下部が上記第
４のｎ型領域の一部に達するように形成された高不純物
濃度からなる第６のｎ型領域とを備え、上記第１のＰ型
領域の一端が、上記バイポーラ型半導体集積回路装置の
入力部を構成する入力トランジスタのベースに接続さ
れ、上記第１のＰ型領域の他端，上記第２のＰ型領域，
及び上記第５のｎ型領域が入力端子に共通接続され、上
記Ｐ型半導体基板の下部領域が電源の負側に接続され、
上記第６のｎ型領域が電源の正側に接続されていること
を特徴とするものである。
この発明においては、上記構成としたから、正のサージ
に対しては、上記第２のＰ型領域と上記第2,第4,第６の
ｎ型領域とからなるダイオードが保護素子となり、この
第１のダイオードにより正のサージ電圧が上記電源の正
側に放電し、かかる放電により上記第１のＰ型領域から
なる抵抗体を介して上記バイポーラ型半導体集積回路装
置の入力部を構成する入力トランジスタのベースに流れ
込む正のサージ電流が大幅に減少することとなって、よ
り高い耐圧でもって、静電破壊を防止することができ、
また、負のサージに対しては、上記第3,第５のｎ型領域
と上記Ｐ型半導体基板の下部領域とからなる第２のダイ
オード，及び上記第１のＰ型領域と上記第１のｎ型領域
と上記Ｐ型半導体基板の下部領域とからなる縦型構造の
PNPトランジスタが保護素子となり、負のサージ電流
が、上記第２のダイオードのカソードであるｎ型領域の
みならず、上記PNPトランジスタのコレクタ領域（Ｐ型
領域）に分流することにより，その電流密度が小さくな
るとともに、上記縦型構造のPNPトランジスタの接合
が、上記バイポーラ型半導体集積回路装置を構成するト
ランジスタ、すなわち、上記Ｐ型半導体基板の上部領域
に形成されている上記第１のｎ型領域とは異なるｎ型領
域内に作成されたトランジスタのそれよりも長くなっ
て、その接合破壊耐圧が高くなることから，より高い耐
圧でもって、静電破壊を防止することができる。
に対しては、上記第２のＰ型領域と上記第2,第4,第６の
ｎ型領域とからなるダイオードが保護素子となり、この
第１のダイオードにより正のサージ電圧が上記電源の正
側に放電し、かかる放電により上記第１のＰ型領域から
なる抵抗体を介して上記バイポーラ型半導体集積回路装
置の入力部を構成する入力トランジスタのベースに流れ
込む正のサージ電流が大幅に減少することとなって、よ
り高い耐圧でもって、静電破壊を防止することができ、
また、負のサージに対しては、上記第3,第５のｎ型領域
と上記Ｐ型半導体基板の下部領域とからなる第２のダイ
オード，及び上記第１のＰ型領域と上記第１のｎ型領域
と上記Ｐ型半導体基板の下部領域とからなる縦型構造の
PNPトランジスタが保護素子となり、負のサージ電流
が、上記第２のダイオードのカソードであるｎ型領域の
みならず、上記PNPトランジスタのコレクタ領域（Ｐ型
領域）に分流することにより，その電流密度が小さくな
るとともに、上記縦型構造のPNPトランジスタの接合
が、上記バイポーラ型半導体集積回路装置を構成するト
ランジスタ、すなわち、上記Ｐ型半導体基板の上部領域
に形成されている上記第１のｎ型領域とは異なるｎ型領
域内に作成されたトランジスタのそれよりも長くなっ
て、その接合破壊耐圧が高くなることから，より高い耐
圧でもって、静電破壊を防止することができる。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例による半導体集積回路装置の静
電破壊防止装置の構成を示す断面図で、図において、11
はP-型半導体基板、12,13は半導体埋込領域である高不
純物濃度のn+型埋込領域（第２導電型の第1,第２の埋込
領域）、14a,14bはP+型分離領域、15,16は低不純物濃度
のn-型半導体層（第２導電型の第1,第２の半導体層）、
17,18は高不純物濃度のn+型拡散領域（第２導電型の第
3,第４の半導体領域）、19,20はＰ型拡散領域（第１導
電型の第1,第２の半導体領域）、21a,21b,21cは誘電体
領域である分離用酸化物領域、１は入力端子、VCCは第
１の電源端子、VEEは最低電位が与えられる第２の電源
端子である。
図はこの発明の一実施例による半導体集積回路装置の静
電破壊防止装置の構成を示す断面図で、図において、11
はP-型半導体基板、12,13は半導体埋込領域である高不
純物濃度のn+型埋込領域（第２導電型の第1,第２の埋込
領域）、14a,14bはP+型分離領域、15,16は低不純物濃度
のn-型半導体層（第２導電型の第1,第２の半導体層）、
17,18は高不純物濃度のn+型拡散領域（第２導電型の第
3,第４の半導体領域）、19,20はＰ型拡散領域（第１導
電型の第1,第２の半導体領域）、21a,21b,21cは誘電体
領域である分離用酸化物領域、１は入力端子、VCCは第
１の電源端子、VEEは最低電位が与えられる第２の電源
端子である。
ここで、電源端子VCC及びVEEに印加される電圧は同一基
板上に形成される論理回路の構成に依存するが、電流切
替え型回路の場合には通常VCCを接地電位としVEEに負電
位が与えられる。
板上に形成される論理回路の構成に依存するが、電流切
替え型回路の場合には通常VCCを接地電位としVEEに負電
位が与えられる。
また、第２図は第１図に示した静電破壊防止装置の等価
回路図で、第１図と同一符号は同一部分を示し、２は第
１の静電破壊防止用ダイオード、３は第２の静電破壊防
止用ダイオード、４は静電破壊防止用PNPトランジスタ
（静電破壊防止用バイポーラトランジスタ）、５は電流
制限用抵抗体、６は入力NPNトランジスタである。
回路図で、第１図と同一符号は同一部分を示し、２は第
１の静電破壊防止用ダイオード、３は第２の静電破壊防
止用ダイオード、４は静電破壊防止用PNPトランジスタ
（静電破壊防止用バイポーラトランジスタ）、５は電流
制限用抵抗体、６は入力NPNトランジスタである。
第１図および第２図から明らかなように、Ｐ型拡散領域
19は電流制限用抵抗体５となり、n+型拡散領域17とn+型
埋込領域12とP-型半導体基板11とから第１の静電破壊防
止用ダイオード２が形成され、Ｐ型拡散領域20とn-型半
導体層16とn+型埋込領域13とn+型拡散領域18とから第２
の静電破壊防止用ダイオード３が形成され、P-型半導体
基板11をエミッタ、n-型半導体層15をベース、Ｐ型拡散
領域19をコレクタとする静電破壊防止用PNPトランジス
タ４が形成されている。
19は電流制限用抵抗体５となり、n+型拡散領域17とn+型
埋込領域12とP-型半導体基板11とから第１の静電破壊防
止用ダイオード２が形成され、Ｐ型拡散領域20とn-型半
導体層16とn+型埋込領域13とn+型拡散領域18とから第２
の静電破壊防止用ダイオード３が形成され、P-型半導体
基板11をエミッタ、n-型半導体層15をベース、Ｐ型拡散
領域19をコレクタとする静電破壊防止用PNPトランジス
タ４が形成されている。
以下、第２図を参照して動作について説明する。
正のサージ電圧が入力端子１に加わった場合、第２の静
電破壊防止用ダイオード３によって入力端子１から第１
の電源端子VCCへ放電する。この放電によって、電流制
限用抵抗体５を介して入力NPNトランジスタ６に流れ込
む電流が大幅に減少するため、入力NPNトランジスタ６
は静電破壊から免れる。
電破壊防止用ダイオード３によって入力端子１から第１
の電源端子VCCへ放電する。この放電によって、電流制
限用抵抗体５を介して入力NPNトランジスタ６に流れ込
む電流が大幅に減少するため、入力NPNトランジスタ６
は静電破壊から免れる。
一方、負のサージ電圧が入力端子１に加わった場合、第
１の静電破壊防止用ダイオード２によって電源端子VEE
から入力端子１への放電が起こるとともに、静電破壊防
止用PNPトランジスタ４によっても電源端子VEEから入力
端子への放電が起こる。この放電によって、入力NPNト
ランジスタ６及び電流制限用抵抗体５に流れる電流が大
幅に減少するため、入力NPNトランジスタ６は静電破壊
から免れる。
１の静電破壊防止用ダイオード２によって電源端子VEE
から入力端子１への放電が起こるとともに、静電破壊防
止用PNPトランジスタ４によっても電源端子VEEから入力
端子への放電が起こる。この放電によって、入力NPNト
ランジスタ６及び電流制限用抵抗体５に流れる電流が大
幅に減少するため、入力NPNトランジスタ６は静電破壊
から免れる。
このような本実施例装置では、正のサージに対する保護
素子として、第２の静電破壊防止用ダイオード３を設け
たので、正のサージ電圧が入力端子１に加わった時、こ
のダイオード３により正のサージ電圧が正側の電源端子
VCCを通して放電し、かかる放電により電流制限用抵抗
体５を介してバイポーラ型半導体集積回路装置の入力部
を構成する入力NPNトランジスタ６のベースに流れ込む
正のサージ電流が大幅に減少することとなり、より高い
耐圧でもって、静電破壊を防止することができ、また、
負のサージに対する保護素子として、第１の静電破壊防
止用ダイオード2,及び縦型構造のPNPトランジスタ４を
用いたので、負のサージ電流が、第１の静電破壊防止用
ダイオード２のカソードであるn+型拡散領域12,17のみ
ならず、縦型構造のPNPトランジスタ４のコレクタ領域
（Ｐ型拡散領域19）に分流することにより，その電流密
度が小さくなるとともに、縦型構造のPNPトランジスタ
４の接合が、バイポーラ型半導体集積回路装置を構成す
るトランジスタ、すなわち、P-型導電型半導体基板11の
上部領域に形成されているｎ型拡散領域15,16とは異な
るｎ型領域内に作成されたトランジスタのそれよりも長
くなって、その接合破壊耐圧が高くなることから，より
高い耐圧でもって、静電破壊を防止することができる。
素子として、第２の静電破壊防止用ダイオード３を設け
たので、正のサージ電圧が入力端子１に加わった時、こ
のダイオード３により正のサージ電圧が正側の電源端子
VCCを通して放電し、かかる放電により電流制限用抵抗
体５を介してバイポーラ型半導体集積回路装置の入力部
を構成する入力NPNトランジスタ６のベースに流れ込む
正のサージ電流が大幅に減少することとなり、より高い
耐圧でもって、静電破壊を防止することができ、また、
負のサージに対する保護素子として、第１の静電破壊防
止用ダイオード2,及び縦型構造のPNPトランジスタ４を
用いたので、負のサージ電流が、第１の静電破壊防止用
ダイオード２のカソードであるn+型拡散領域12,17のみ
ならず、縦型構造のPNPトランジスタ４のコレクタ領域
（Ｐ型拡散領域19）に分流することにより，その電流密
度が小さくなるとともに、縦型構造のPNPトランジスタ
４の接合が、バイポーラ型半導体集積回路装置を構成す
るトランジスタ、すなわち、P-型導電型半導体基板11の
上部領域に形成されているｎ型拡散領域15,16とは異な
るｎ型領域内に作成されたトランジスタのそれよりも長
くなって、その接合破壊耐圧が高くなることから，より
高い耐圧でもって、静電破壊を防止することができる。
以上のように、この発明にかかる半導体集積回路装置の
静電破壊防止装置は、Ｐ型半導体基板にバイポーラ型半
導体集積回路装置とともに形成され、当該バイポーラ型
半導体集積回路装置のサージ保護を行う静電破壊防止装
置であって、上記Ｐ型半導体基板の上部領域の所定部分
に当該上部領域における他の部分から電気的に分離され
るよう形成された第１及び第２のｎ型領域と、上記第１
及び第２のｎ型領域内にそれぞれ島状に形成された第1,
第２のＰ型領域と、上記第１のｎ型領域と上記半導体基
板の下部領域との境界部の一部を除く他の部分に埋め込
み形成された高不純物濃度からなる第３のｎ型領域と、
上記第２のｎ型領域と上記半導体基板の下部領域との境
界部に埋め込み形成された高不純物濃度からなる第４の
ｎ型領域と、上記第１のｎ型領域内の上記第１のＰ型領
域の形成領域とは異なる領域に、その最下部が上記第３
のｎ型領域の一部に達するように形成された高不純物濃
度からなる第５のｎ型領域と、上記第２のｎ型領域内の
上記第２のＰ型領域の形成領域とは異なる領域に、その
最下部が上記第４のｎ型領域の一部に達するように形成
された高不純物濃度からなる第６のｎ型領域とを備え、
上記第１のＰ型領域の一端が、上記バイポーラ型半導体
集積回路装置の入力部を構成する入力トランジスタのベ
ースに接続され、上記第１のＰ型領域の他端，上記第２
のＰ型領域，及び上記第５のｎ型領域が入力端子に共通
接続され、上記Ｐ型半導体基板の下部領域が電源の負側
に接続され、上記第６のｎ型領域が電源の正側に接続さ
れたものとしたので、正のサージに対しては、上記第２
のＰ型領域と上記第2,第4,第６のｎ型領域とからなる第
１のダイオードが保護素子となり、この第１のダイオー
ドにより正のサージ電圧が上記電源の正側に放電し、か
かる放電により上記第１のＰ型領域からなる抵抗体を介
して上記バイポーラ型半導体集積回路装置の入力部を構
成する入力トランジスタのベースに流れ込む正のサージ
電流が大幅に減少することとなって、より高い耐圧でも
って、静電破壊を防止することができ、また、負のサー
ジに対しては、上記第3,第５のｎ型領域と上記Ｐ型半導
体基板の下部領域とからなる第２のダイオード，及び上
記第１のＰ型領域と上記第１のｎ型領域と上記Ｐ型半導
体基板の下部領域とからなる縦型構造のPNPトランジス
タが保護素子となり、負のサージ電流が、上記第２のダ
イオードのカソードであるｎ型領域のみならず、上記PN
Pトランジスタのコレクタ領域（Ｐ型領域）に分流する
ことにより，その電流密度が小さくなるとともに、上記
縦型構造のPNPトランジスタの接合が、上記バイポーラ
型半導体集積回路装置を構成するトランジスタ、すなわ
ち、上記Ｐ型導電型半導体基板の上部領域に形成されて
いる上記第１のｎ型領域とは異なるｎ型領域内に作成さ
れたトランジスタのそれよりも長くなって、その接合破
壊耐圧が高くなることから，より高い耐圧でもって、静
電破壊を防止することができる効果がある。
静電破壊防止装置は、Ｐ型半導体基板にバイポーラ型半
導体集積回路装置とともに形成され、当該バイポーラ型
半導体集積回路装置のサージ保護を行う静電破壊防止装
置であって、上記Ｐ型半導体基板の上部領域の所定部分
に当該上部領域における他の部分から電気的に分離され
るよう形成された第１及び第２のｎ型領域と、上記第１
及び第２のｎ型領域内にそれぞれ島状に形成された第1,
第２のＰ型領域と、上記第１のｎ型領域と上記半導体基
板の下部領域との境界部の一部を除く他の部分に埋め込
み形成された高不純物濃度からなる第３のｎ型領域と、
上記第２のｎ型領域と上記半導体基板の下部領域との境
界部に埋め込み形成された高不純物濃度からなる第４の
ｎ型領域と、上記第１のｎ型領域内の上記第１のＰ型領
域の形成領域とは異なる領域に、その最下部が上記第３
のｎ型領域の一部に達するように形成された高不純物濃
度からなる第５のｎ型領域と、上記第２のｎ型領域内の
上記第２のＰ型領域の形成領域とは異なる領域に、その
最下部が上記第４のｎ型領域の一部に達するように形成
された高不純物濃度からなる第６のｎ型領域とを備え、
上記第１のＰ型領域の一端が、上記バイポーラ型半導体
集積回路装置の入力部を構成する入力トランジスタのベ
ースに接続され、上記第１のＰ型領域の他端，上記第２
のＰ型領域，及び上記第５のｎ型領域が入力端子に共通
接続され、上記Ｐ型半導体基板の下部領域が電源の負側
に接続され、上記第６のｎ型領域が電源の正側に接続さ
れたものとしたので、正のサージに対しては、上記第２
のＰ型領域と上記第2,第4,第６のｎ型領域とからなる第
１のダイオードが保護素子となり、この第１のダイオー
ドにより正のサージ電圧が上記電源の正側に放電し、か
かる放電により上記第１のＰ型領域からなる抵抗体を介
して上記バイポーラ型半導体集積回路装置の入力部を構
成する入力トランジスタのベースに流れ込む正のサージ
電流が大幅に減少することとなって、より高い耐圧でも
って、静電破壊を防止することができ、また、負のサー
ジに対しては、上記第3,第５のｎ型領域と上記Ｐ型半導
体基板の下部領域とからなる第２のダイオード，及び上
記第１のＰ型領域と上記第１のｎ型領域と上記Ｐ型半導
体基板の下部領域とからなる縦型構造のPNPトランジス
タが保護素子となり、負のサージ電流が、上記第２のダ
イオードのカソードであるｎ型領域のみならず、上記PN
Pトランジスタのコレクタ領域（Ｐ型領域）に分流する
ことにより，その電流密度が小さくなるとともに、上記
縦型構造のPNPトランジスタの接合が、上記バイポーラ
型半導体集積回路装置を構成するトランジスタ、すなわ
ち、上記Ｐ型導電型半導体基板の上部領域に形成されて
いる上記第１のｎ型領域とは異なるｎ型領域内に作成さ
れたトランジスタのそれよりも長くなって、その接合破
壊耐圧が高くなることから，より高い耐圧でもって、静
電破壊を防止することができる効果がある。
【図面の簡単な説明】 第１図はこの発明の一実施例による半導体集積回路装置
の静電破壊防止装置の構成を示す断面図、第２図は第１
図に示した静電破壊防止装置の等価回路図、第３図は従
来の半導体集積回路装置の静電破壊防止装置の構成を示
す回路図、第４図は第３図に示した従来の静電破壊防止
装置の構成を示す断面図である。 図において、1,31は入力端子、2,34は第１の静電破壊防
止用ダイオード、３は第２の静電破壊防止用ダイオー
ド、４は静電破壊防止用PNPトランジスタ（静電破壊防
止用バイポーラトランジスタ）、5,33は電流制限用抵抗
体、6,32は入力NPNトランジスタ、11,41はP-型半導体基
板、12,13,42,43はn+型埋込領域、14a,14b,14c,44a,44b
はP+型分離領域、15,16,45,46はn-型半導体層、17,18は
深いn+型拡散領域、19,20,47,48はＰ型拡散領域、21a,2
1b,21c,51a,51bは分離用酸化物領域である。 なお図中同一符号は同一又は相当部分を示す。
の静電破壊防止装置の構成を示す断面図、第２図は第１
図に示した静電破壊防止装置の等価回路図、第３図は従
来の半導体集積回路装置の静電破壊防止装置の構成を示
す回路図、第４図は第３図に示した従来の静電破壊防止
装置の構成を示す断面図である。 図において、1,31は入力端子、2,34は第１の静電破壊防
止用ダイオード、３は第２の静電破壊防止用ダイオー
ド、４は静電破壊防止用PNPトランジスタ（静電破壊防
止用バイポーラトランジスタ）、5,33は電流制限用抵抗
体、6,32は入力NPNトランジスタ、11,41はP-型半導体基
板、12,13,42,43はn+型埋込領域、14a,14b,14c,44a,44b
はP+型分離領域、15,16,45,46はn-型半導体層、17,18は
深いn+型拡散領域、19,20,47,48はＰ型拡散領域、21a,2
1b,21c,51a,51bは分離用酸化物領域である。 なお図中同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/522 23/556 23/60 23/62 27/04 29/73 29/866 Ｈ０１Ｌ 29/90 Ｄ 29/72
Claims (1)
- 【請求項１】Ｐ型半導体基板にバイポーラ型半導体集積
回路装置とともに形成され、当該バイポーラ型半導体集
積回路装置のサージ保護を行う静電破壊防止装置であっ
て、 上記Ｐ型半導体基板の上部領域の所定部分に当該上部領
域における他の部分から電気的に分離されるよう形成さ
れた第１及び第２のｎ型領域と、 上記第１及び第２のｎ型領域内にそれぞれ島状に形成さ
れた第1,第２のＰ型領域と、 上記第１のｎ型領域と上記半導体基板の下部領域との境
界部の一部を除く他の部分に埋め込み形成された高不純
物濃度からなる第３のｎ型領域と、 上記第２のｎ型領域と上記半導体基板の下部領域との境
界部に埋め込み形成された高不純物濃度からなる第４の
ｎ型領域と、 上記第１のｎ型領域内の上記第１のＰ型領域の形成領域
とは異なる領域に、その最下部が上記第３のｎ型領域の
一部に達するように形成された高不純物濃度からなる第
５のｎ型領域と、 上記第２のｎ型領域内の上記第２のＰ型領域の形成領域
とは異なる領域に、その最下部が上記第４のｎ型領域の
一部に達するように形成された高不純物濃度からなる第
６のｎ型領域とを備え、 上記第１のＰ型領域の一端が、上記バイポーラ型半導体
集積回路装置の入力部を構成する入力トランジスタのベ
ースに接続され、 上記第１のＰ型領域の他端，上記第２のｐ型領域，及び
上記第５のｎ型領域が入力端子に共通接続され、 上記Ｐ型半導体基板の下部領域が電源の負側に接続さ
れ、 上記第６のｎ型領域が電源の正側に接続されていること
を特徴とする半導体集積回路装置の静電破壊防止装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61297116A JPH0766957B2 (ja) | 1986-12-12 | 1986-12-12 | 半導体集積回路装置の静電破壊防止装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61297116A JPH0766957B2 (ja) | 1986-12-12 | 1986-12-12 | 半導体集積回路装置の静電破壊防止装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63148671A JPS63148671A (ja) | 1988-06-21 |
| JPH0766957B2 true JPH0766957B2 (ja) | 1995-07-19 |
Family
ID=17842416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61297116A Expired - Fee Related JPH0766957B2 (ja) | 1986-12-12 | 1986-12-12 | 半導体集積回路装置の静電破壊防止装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766957B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3714647C2 (de) * | 1987-05-02 | 1993-10-07 | Telefunken Microelectron | Integrierte Schaltungsanordnung |
| JPH08139528A (ja) * | 1994-09-14 | 1996-05-31 | Oki Electric Ind Co Ltd | トランジスタ保護回路 |
| TW530405B (en) * | 2000-10-16 | 2003-05-01 | Koninkl Philips Electronics Nv | Integrated circuit provided with overvoltage protection and method for manufacture thereof |
| KR20020082400A (ko) * | 2001-04-19 | 2002-10-31 | 닛본 덴기 가부시끼가이샤 | Ｅｓｄ보호장치 및 그것의 제조방법 |
| JP5749616B2 (ja) * | 2011-09-27 | 2015-07-15 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置 |
| KR20250117655A (ko) * | 2022-12-06 | 2025-08-05 | 니신보 마이크로 디바이즈 인크. | Ｅｓｄ 보호 다이오드와 그 구조 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6123353A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | 過電圧保護素子 |
| JPS61171159A (ja) * | 1985-01-25 | 1986-08-01 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
-
1986
- 1986-12-12 JP JP61297116A patent/JPH0766957B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63148671A (ja) | 1988-06-21 |
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Legal Events
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|---|---|---|---|
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