JPH0691255B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH0691255B2 JPH0691255B2 JP3345733A JP34573391A JPH0691255B2 JP H0691255 B2 JPH0691255 B2 JP H0691255B2 JP 3345733 A JP3345733 A JP 3345733A JP 34573391 A JP34573391 A JP 34573391A JP H0691255 B2 JPH0691255 B2 JP H0691255B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- tft
- insulating film
- semiconductor layer
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は絶縁ゲート型薄膜トラン
ジスタ（以下ＴＦＴと称す）に関するものであり、特に
半導体層にアモルファスシリコンを用いた構造の特性が
良好なＴＦＴを提供するものである。
ジスタ（以下ＴＦＴと称す）に関するものであり、特に
半導体層にアモルファスシリコンを用いた構造の特性が
良好なＴＦＴを提供するものである。
【０００２】
【従来の技術】従来の一般的なＴＦＴの構造及びその形
成法について図２とともに説明する。絶縁基板１上にゲ
ート電極２、ゲート絶縁膜３、半導体層４を順次堆積
し、半導体層４にソース電極５及びドレイン電極６を形
成することによりＴＦＴが作製される。絶縁基板１とし
ては一般的にガラス板、セラミック板、石英板等が用い
られる。また、ゲート電極２はＣｒ，Ａｌ，Ｎｉ，Ａｕ
等の金属材料、ゲート絶縁膜３はＳｉＯ，ＳｉＯ2，Ａ
ｌ2Ｏ3，Ｔａ2Ｏ5，Ｙ2Ｏ3，Ｓｉ3Ｎ4，Ｍ9Ｆ2等の酸化
物、窒化物又は弗化物、半導体層４はＣｄＳ，ＣｄＳ
ｅ，ＴｅＰｂＳ，アモルファスシリコン等で形成され
る。ソース電極５及びドレイン電極６としてはＡｌ，Ａ
ｕ，Ｎｉ，Ｃｒ，Ｉｎ等の半導体層４とオーミックコン
タクトが可能な金属が用いられる。
成法について図２とともに説明する。絶縁基板１上にゲ
ート電極２、ゲート絶縁膜３、半導体層４を順次堆積
し、半導体層４にソース電極５及びドレイン電極６を形
成することによりＴＦＴが作製される。絶縁基板１とし
ては一般的にガラス板、セラミック板、石英板等が用い
られる。また、ゲート電極２はＣｒ，Ａｌ，Ｎｉ，Ａｕ
等の金属材料、ゲート絶縁膜３はＳｉＯ，ＳｉＯ2，Ａ
ｌ2Ｏ3，Ｔａ2Ｏ5，Ｙ2Ｏ3，Ｓｉ3Ｎ4，Ｍ9Ｆ2等の酸化
物、窒化物又は弗化物、半導体層４はＣｄＳ，ＣｄＳ
ｅ，ＴｅＰｂＳ，アモルファスシリコン等で形成され
る。ソース電極５及びドレイン電極６としてはＡｌ，Ａ
ｕ，Ｎｉ，Ｃｒ，Ｉｎ等の半導体層４とオーミックコン
タクトが可能な金属が用いられる。
【０００３】上記構造を有するＴＦＴをスイッチング素
子として例えば液晶表示装置のマルチプレックス駆動に
使用する場合、ＴＦＴのオフ抵抗（ＲOFF）が充分に高
く遮断性が良好であること、オン抵抗（ＲON）が充分に
低くオン／オフ比（ＲOFF／ＲON）が高いこと及びスイ
ッチング速度が大きいことを必要とし、更に長時間の動
作に対して安定であることが要求される。
子として例えば液晶表示装置のマルチプレックス駆動に
使用する場合、ＴＦＴのオフ抵抗（ＲOFF）が充分に高
く遮断性が良好であること、オン抵抗（ＲON）が充分に
低くオン／オフ比（ＲOFF／ＲON）が高いこと及びスイ
ッチング速度が大きいことを必要とし、更に長時間の動
作に対して安定であることが要求される。
【０００４】このような特性を満足するＴＦＴを実現す
るためにはＴＦＴのゲート絶縁膜３が、（１）絶縁性が
良好（ピンホールが無い）でかつ信頼性及び耐圧が高い
こと、（２）可動イオン密度が低いこと、（３）半導体
との界面準位密度が小さいこと、（４）半導体に対する
電界効果が大きいこと、等の条件を満たしていることが
必要であるが、上記（１）と（４）は相反する要求であ
りこれを同時に満足させることは困難である。例えば、
スパッタリング法、ＣＶＤ法等でＳｉＯ2，Ｓｉ3Ｎ4等
の薄膜を形成する場合、２０００〜３０００Å以下の厚
さではピンホールの無い薄膜を形成することは極めて困
難となる。しかしながら、適当な材料を用いた陽極酸化
法によれば、数百Åの厚さでピンホールの無い緻密な絶
縁膜を得ることができ、耐圧も高い。半導体表面に対す
る電界効果はゲートに印加する電圧を一定とすればゲー
ト絶縁膜の誘電率に比例し厚さに反比例するので誘電率
の高い陽極酸化膜を用いることにより絶縁性を良好に保
持しながらゲート絶縁膜の厚さを薄くすることができ、
極めて大きな電界効果が期待される。
るためにはＴＦＴのゲート絶縁膜３が、（１）絶縁性が
良好（ピンホールが無い）でかつ信頼性及び耐圧が高い
こと、（２）可動イオン密度が低いこと、（３）半導体
との界面準位密度が小さいこと、（４）半導体に対する
電界効果が大きいこと、等の条件を満たしていることが
必要であるが、上記（１）と（４）は相反する要求であ
りこれを同時に満足させることは困難である。例えば、
スパッタリング法、ＣＶＤ法等でＳｉＯ2，Ｓｉ3Ｎ4等
の薄膜を形成する場合、２０００〜３０００Å以下の厚
さではピンホールの無い薄膜を形成することは極めて困
難となる。しかしながら、適当な材料を用いた陽極酸化
法によれば、数百Åの厚さでピンホールの無い緻密な絶
縁膜を得ることができ、耐圧も高い。半導体表面に対す
る電界効果はゲートに印加する電圧を一定とすればゲー
ト絶縁膜の誘電率に比例し厚さに反比例するので誘電率
の高い陽極酸化膜を用いることにより絶縁性を良好に保
持しながらゲート絶縁膜の厚さを薄くすることができ、
極めて大きな電界効果が期待される。
【０００５】一方、半導体層４としては、アモルファス
シリコンを単体として使用すると、ＣｄＳｅ等の化合物
半導体において問題となる化学量論的組成からのずれに
起因する悪影響がなく、またエネルギーギャップも大き
く真性キャリアの数が少ないこと、等のＴＦＴ用半導体
層として優れた利点が得られる。従って、アモルファス
シリコンを半導体層４として使用し、陽極酸化膜をゲー
ト絶縁膜３として組合せることにより、極めて特性の良
いＴＦＴが作製されると考えられる。
シリコンを単体として使用すると、ＣｄＳｅ等の化合物
半導体において問題となる化学量論的組成からのずれに
起因する悪影響がなく、またエネルギーギャップも大き
く真性キャリアの数が少ないこと、等のＴＦＴ用半導体
層として優れた利点が得られる。従って、アモルファス
シリコンを半導体層４として使用し、陽極酸化膜をゲー
ト絶縁膜３として組合せることにより、極めて特性の良
いＴＦＴが作製されると考えられる。
【０００６】
【発明が解決しようとする課題】しかしながら、アモル
ファスシリコン膜はグロー放電を用いて成膜されるのが
一般的であるが、陽極酸化膜から成るゲート絶縁膜上に
直接グロー放電のような薄膜に衝撃を与えるプロセスを
介してアモルファスシリコン層を堆積すると、陽極酸化
膜が損傷を受けて劣化し、絶縁性が著しく低下するとい
う問題が生じる。このためＴＦＴのゲート絶縁膜３とし
ての機能を果すことができなくなる。
ファスシリコン膜はグロー放電を用いて成膜されるのが
一般的であるが、陽極酸化膜から成るゲート絶縁膜上に
直接グロー放電のような薄膜に衝撃を与えるプロセスを
介してアモルファスシリコン層を堆積すると、陽極酸化
膜が損傷を受けて劣化し、絶縁性が著しく低下するとい
う問題が生じる。このためＴＦＴのゲート絶縁膜３とし
ての機能を果すことができなくなる。
【０００７】陽極酸化膜をＴＦＴのゲート絶縁膜３とし
て用いる場合には必然的に半導体層４の形成工程はゲー
ト絶縁膜３の形成工程の後でなければならず、またシリ
コンを良好なアモルファス状態で堆積させるためにはグ
ロー放電のような成膜技術が最も望ましいとされてい
る。このためゲート絶縁膜における上記絶縁性の低下を
回避することが良好なＴＦＴを作製する上で非常に重要
な要件となる。
て用いる場合には必然的に半導体層４の形成工程はゲー
ト絶縁膜３の形成工程の後でなければならず、またシリ
コンを良好なアモルファス状態で堆積させるためにはグ
ロー放電のような成膜技術が最も望ましいとされてい
る。このためゲート絶縁膜における上記絶縁性の低下を
回避することが良好なＴＦＴを作製する上で非常に重要
な要件となる。
【０００８】
【課題を解決するための手段】本発明は上記問題点に鑑
み、表面に陽極酸化膜が形成されたゲート電極と、該ゲ
ート電極上に積層されたアモルファスシリコン半導体層
とを具備して成る薄膜トランジスタにおいて、陽極酸化
膜をＴａ2Ｏ5で、ゲート電極をＴａでそれぞれ作製する
とともにＴａ2Ｏ5陽極酸化膜とアモルファスシリコン半
導体層の間に絶縁層を挿入して２重ゲート絶縁膜を構成
したことを特徴としている。
み、表面に陽極酸化膜が形成されたゲート電極と、該ゲ
ート電極上に積層されたアモルファスシリコン半導体層
とを具備して成る薄膜トランジスタにおいて、陽極酸化
膜をＴａ2Ｏ5で、ゲート電極をＴａでそれぞれ作製する
とともにＴａ2Ｏ5陽極酸化膜とアモルファスシリコン半
導体層の間に絶縁層を挿入して２重ゲート絶縁膜を構成
したことを特徴としている。
【０００９】
【作用】上記構成とすることにより、グロー放電に際し
ても、陽極酸化膜の絶縁低下が挿入された絶縁膜で防止
され、絶縁低下を招くことなくアモルファスシリコン層
を半導体層として形成することが可能となり、従って得
られるＴＦＴは電界効果特性の良好なゲート絶縁膜を有
しかつスイッチング特性に高信頼性が付加されたＴＦＴ
となる。
ても、陽極酸化膜の絶縁低下が挿入された絶縁膜で防止
され、絶縁低下を招くことなくアモルファスシリコン層
を半導体層として形成することが可能となり、従って得
られるＴＦＴは電界効果特性の良好なゲート絶縁膜を有
しかつスイッチング特性に高信頼性が付加されたＴＦＴ
となる。
【００１０】
【実施例】図１は本発明の一実施例を示すＴＦＴの構成
断面図である。
断面図である。
【００１１】ガラス基板１０上にＴａ膜を堆積した後、
これを酒石酸アンモニウム水溶液に浸漬し、化成処理す
る。６５Ｖの定電圧化成で約１０００ÅのＴａ2Ｏ5膜が
作製され、この結果Ｔａから成るゲート電極２０とＴａ
表面の薄い陽極酸化膜から成る第１の絶縁膜３０が形成
される。
これを酒石酸アンモニウム水溶液に浸漬し、化成処理す
る。６５Ｖの定電圧化成で約１０００ÅのＴａ2Ｏ5膜が
作製され、この結果Ｔａから成るゲート電極２０とＴａ
表面の薄い陽極酸化膜から成る第１の絶縁膜３０が形成
される。
【００１２】第１の絶縁膜３０上にはＣＶＤ法又はスパ
ッタリング法等で厚さ１０００ÅのＳｉ3Ｎ4膜が第２の
絶縁膜３１として積層される。ＣＶＤ法やスパッタリン
グ法はグロー放電のように成膜時にプラズマ等が発生す
ることもなく、薄膜に衝撃性を与える製法ではないので
陽極酸化膜が損傷を受けることはない。第２の絶縁膜３
１はＳｉ3Ｎ4以外にＳｉＯ，ＳｉＯ2，Ｙ2Ｏ3，Ａｌ2Ｏ
3，ＭｇＦ2等が実施に供され、陽極酸化されたＴａ2Ｏ5
膜即ち第１の絶縁膜の特性低下を防止する機能を有す
る。この第１の絶縁膜（Ｔａ2Ｏ5）３０と第２の絶縁膜
（Ｓｉ3Ｎ4）３１で二重ゲート絶縁膜が構成される。
ッタリング法等で厚さ１０００ÅのＳｉ3Ｎ4膜が第２の
絶縁膜３１として積層される。ＣＶＤ法やスパッタリン
グ法はグロー放電のように成膜時にプラズマ等が発生す
ることもなく、薄膜に衝撃性を与える製法ではないので
陽極酸化膜が損傷を受けることはない。第２の絶縁膜３
１はＳｉ3Ｎ4以外にＳｉＯ，ＳｉＯ2，Ｙ2Ｏ3，Ａｌ2Ｏ
3，ＭｇＦ2等が実施に供され、陽極酸化されたＴａ2Ｏ5
膜即ち第１の絶縁膜の特性低下を防止する機能を有す
る。この第１の絶縁膜（Ｔａ2Ｏ5）３０と第２の絶縁膜
（Ｓｉ3Ｎ4）３１で二重ゲート絶縁膜が構成される。
【００１３】この上に半導体層４０としてグロー放電に
よりアモルファスシリコン層を３０００Å積層し、次に
ソース電極５０及びドレイン電極６０として３０００Å
のＡｌを蒸着すると本実施例のＴＦＴが作製される。
よりアモルファスシリコン層を３０００Å積層し、次に
ソース電極５０及びドレイン電極６０として３０００Å
のＡｌを蒸着すると本実施例のＴＦＴが作製される。
【００１４】このＴＦＴは表面保護膜７０としてＣＶＤ
法によりＳｉ3Ｎ4が３０００Å積層され、半導体層４０
の露出部がコートされる。この保護膜７０はアモルファ
スシリコン層の保護のみならず裏の半導体層４０表面を
空乏化し、オフ状態のリーク電流を減少させ、ＴＦＴの
特性を大きく向上させる。
法によりＳｉ3Ｎ4が３０００Å積層され、半導体層４０
の露出部がコートされる。この保護膜７０はアモルファ
スシリコン層の保護のみならず裏の半導体層４０表面を
空乏化し、オフ状態のリーク電流を減少させ、ＴＦＴの
特性を大きく向上させる。
【００１５】上記実施例に於いて、Ｓｉ3Ｎ4の比誘電率
を６．４，Ｔａ2Ｏ5の比誘電率を２６．０とすれば、ゲ
ート絶縁膜をＳｉ3Ｎ4のみで形成して本実施例と同等の
電界効果を得るにはＳｉ3Ｎ4を１２５０Å程度の厚さに
層設することが必要であるが、これではピンホール発生
のために充分な絶縁特性を得ることは不可能に近い。し
かるに上記実施例の如くゲート絶縁膜をＴａ2Ｏ5膜とＳ
ｉ3Ｎ4膜の二層複合膜で構成した場合、Ｔａ2Ｏ5膜には
ピンホール等の発生がなく高い絶縁特性が得られる。陽
極酸化が可能な金属としては他にＡｌ等があるが、ピン
ホールをなくす観点からはＴａを利用することが格段に
優れている。またＴａ2Ｏ5膜上にＳｉ3N4膜を堆積する
ことにより、アモルファスシリコン層をグロー放電する
際にＳｉ3Ｎ4膜がＴａ2Ｏ5膜を保護することとなりＴａ
2Ｏ5膜を損傷することがなく、従って半導体層４形成後
も絶縁性の良好なＴａ2Ｏ5膜を維持することができる。
ゲート電極２０は上記実施例ではＴａで構成されている
が、ｎチャンネル動作のＴＦＴにおいては、Ａｌ等の場
合と比較してＴａの仕事関数が大きいのでピンチオフ電
圧が正となり、ノーマル・オフのＴＦＴが得られ、ゲー
ト電圧が０Ｖでの抵抗（オフ抵抗）が高くなり、液晶マ
トリックス駆動用ＴＦＴとして適する特性が得られる。
また保護膜７０は、ＴＦＴが直接大気と接触することを
防止し、アモルファスシリコン層のゲートと逆の面（裏
面）に於けるバンドの曲がりを少なくし、特性の安定化
を向上せしめると同時にオフ抵抗を高く保持する作用を
有する。更に液晶表示素子を駆動するための一方のセル
基板に適用した場合にも液晶層とＴＦＴが直接接触する
のを防止し、ＴＦＴの寿命特性の向上に寄与する。その
他上記保護膜７０は、光の遮蔽のため金属層をＴＦＴの
活性領域上に形成する場合にも重要で、保護膜７０上に
金属層を設け、ＴＦＴの活性領域を蔽った場合にもリー
クによりオフ抵抗が低下するといった問題がない。
を６．４，Ｔａ2Ｏ5の比誘電率を２６．０とすれば、ゲ
ート絶縁膜をＳｉ3Ｎ4のみで形成して本実施例と同等の
電界効果を得るにはＳｉ3Ｎ4を１２５０Å程度の厚さに
層設することが必要であるが、これではピンホール発生
のために充分な絶縁特性を得ることは不可能に近い。し
かるに上記実施例の如くゲート絶縁膜をＴａ2Ｏ5膜とＳ
ｉ3Ｎ4膜の二層複合膜で構成した場合、Ｔａ2Ｏ5膜には
ピンホール等の発生がなく高い絶縁特性が得られる。陽
極酸化が可能な金属としては他にＡｌ等があるが、ピン
ホールをなくす観点からはＴａを利用することが格段に
優れている。またＴａ2Ｏ5膜上にＳｉ3N4膜を堆積する
ことにより、アモルファスシリコン層をグロー放電する
際にＳｉ3Ｎ4膜がＴａ2Ｏ5膜を保護することとなりＴａ
2Ｏ5膜を損傷することがなく、従って半導体層４形成後
も絶縁性の良好なＴａ2Ｏ5膜を維持することができる。
ゲート電極２０は上記実施例ではＴａで構成されている
が、ｎチャンネル動作のＴＦＴにおいては、Ａｌ等の場
合と比較してＴａの仕事関数が大きいのでピンチオフ電
圧が正となり、ノーマル・オフのＴＦＴが得られ、ゲー
ト電圧が０Ｖでの抵抗（オフ抵抗）が高くなり、液晶マ
トリックス駆動用ＴＦＴとして適する特性が得られる。
また保護膜７０は、ＴＦＴが直接大気と接触することを
防止し、アモルファスシリコン層のゲートと逆の面（裏
面）に於けるバンドの曲がりを少なくし、特性の安定化
を向上せしめると同時にオフ抵抗を高く保持する作用を
有する。更に液晶表示素子を駆動するための一方のセル
基板に適用した場合にも液晶層とＴＦＴが直接接触する
のを防止し、ＴＦＴの寿命特性の向上に寄与する。その
他上記保護膜７０は、光の遮蔽のため金属層をＴＦＴの
活性領域上に形成する場合にも重要で、保護膜７０上に
金属層を設け、ＴＦＴの活性領域を蔽った場合にもリー
クによりオフ抵抗が低下するといった問題がない。
【００１６】図３は上述のＴＦＴに於けるドレイン電流
−ゲート電圧特性（ＶSD＝＋１０Ｖ）を示すものであ
る。測定したＴＦＴはソース電極５０とドレイン電極６
０間の間隔に対応するチャネル長Ｌが４０μｍ、チャネ
ル幅Ｗが２０００μｍのものである。またソース−ドレ
イン間の電圧ＶSDは１０Ｖである。ゲート電圧が０Ｖ〜
＋５Ｖの範囲において４桁、０Ｖ〜＋１０Ｖの範囲にお
いて５桁以上のオン・オフ比（ドレイン電流比）が得ら
れていることがわかる。
−ゲート電圧特性（ＶSD＝＋１０Ｖ）を示すものであ
る。測定したＴＦＴはソース電極５０とドレイン電極６
０間の間隔に対応するチャネル長Ｌが４０μｍ、チャネ
ル幅Ｗが２０００μｍのものである。またソース−ドレ
イン間の電圧ＶSDは１０Ｖである。ゲート電圧が０Ｖ〜
＋５Ｖの範囲において４桁、０Ｖ〜＋１０Ｖの範囲にお
いて５桁以上のオン・オフ比（ドレイン電流比）が得ら
れていることがわかる。
【００１７】
【発明の効果】以上詳説した如く、本発明は電気抵抗の
小さいＴａでゲート電極を、またエネルギーギャップの
大きいアモルファスシリコンで半導体層を構成し、かつ
ゲート電極と半導体層の間に位置するゲート絶縁膜を絶
縁特性の高いＴａ2Ｏ5から成る陽極酸化膜とこの陽極酸
化膜上に積層された絶縁膜の二重絶縁膜で形成すること
によりゲート絶縁膜の電界効果が高く動作特性が良好と
なるＴＦＴを構成したものであり、その技術的意義は多
大である。
小さいＴａでゲート電極を、またエネルギーギャップの
大きいアモルファスシリコンで半導体層を構成し、かつ
ゲート電極と半導体層の間に位置するゲート絶縁膜を絶
縁特性の高いＴａ2Ｏ5から成る陽極酸化膜とこの陽極酸
化膜上に積層された絶縁膜の二重絶縁膜で形成すること
によりゲート絶縁膜の電界効果が高く動作特性が良好と
なるＴＦＴを構成したものであり、その技術的意義は多
大である。
【図１】本発明の一実施例を示すＴＦＴの基本的構成図
である。
である。
【図２】従来のＴＦＴの基本的構成を示す断面図であ
る。
る。
【図３】図１に示すＴＦＴのドレイン電流対ゲート電圧
特性を示す説明図である。
特性を示す説明図である。
１０ ガラス基板 ２０ ゲート電極 ３０ 第１の絶縁膜 ３１ 第２の絶縁膜 ４０ 半導体層 ５０ ソース電極 ６０ ドレイン電極 ７０ 保護膜
Claims (1)
- 【請求項１】 表面に陽極酸化膜が形成されたゲート電
極と、該ゲート電極上に積層されたアモルファスシリコ
ン半導体層とを具備して成る薄膜トランジスタにおい
て、前記陽極酸化膜はＴａ2Ｏ5，前記ゲート電極はＴａ
から成り、前記陽極酸化膜と前記アモルファスシリコン
半導体層の間には絶縁層が挿入されて該絶縁層と前記陽
極酸化膜で２重ゲート絶縁膜が構成されていることを特
徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3345733A JPH0691255B2 (ja) | 1991-12-27 | 1991-12-27 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3345733A JPH0691255B2 (ja) | 1991-12-27 | 1991-12-27 | 薄膜トランジスタ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57030219A Division JPS58147069A (ja) | 1982-02-25 | 1982-02-25 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529626A JPH0529626A (ja) | 1993-02-05 |
| JPH0691255B2 true JPH0691255B2 (ja) | 1994-11-14 |
Family
ID=18378604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3345733A Expired - Lifetime JPH0691255B2 (ja) | 1991-12-27 | 1991-12-27 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691255B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100223591B1 (ko) * | 1996-11-20 | 1999-10-15 | 윤종용 | 박막 트랜지스터 및 그 제조 방법 |
-
1991
- 1991-12-27 JP JP3345733A patent/JPH0691255B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0529626A (ja) | 1993-02-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS58147069A (ja) | 薄膜トランジスタ | |
| US5340999A (en) | Insulated gate thin film transistor with amorphous or microcrystalline semiconductor film | |
| US8288766B2 (en) | Thin film transistor array substrate and method of manufacturing the same | |
| KR20120006218A (ko) | 이중 게이트 구조의 비휘발성 메모리 트랜지스터 | |
| US6753550B2 (en) | Liquid crystal display device having a thin film transistor element including an amorphous film containing a low-defect density layer and a high-defect densisty layer | |
| JPS59141271A (ja) | 薄膜トランジスタ | |
| KR20010066250A (ko) | 박막 트랜지스터 및 그 제조방법 | |
| CN1376311A (zh) | 铁电晶体管 | |
| JPH0348671B2 (ja) | ||
| JPH03217059A (ja) | 薄膜トランジスタ | |
| JP3189310B2 (ja) | 液晶装置の製造方法 | |
| US20080210934A1 (en) | Semiconductor Device Using Titanium Dioxide as Active Layer and Method for Producing Semiconductor Device | |
| JPH0691256B2 (ja) | 薄膜トランジスタ | |
| KR100575092B1 (ko) | 게이트 절연막의 형성 방법 | |
| JPH0529626A (ja) | 薄膜トランジスタ | |
| JPH023308B2 (ja) | ||
| JPS60177676A (ja) | 薄膜トランジスタ素子およびその製造方法 | |
| JPH02201967A (ja) | 薄膜半導体素子 | |
| JPS59193062A (ja) | 多結晶シリコン薄膜トランジスタ | |
| JP2523536B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0227771A (ja) | 薄膜半導体素子 | |
| JPS63140580A (ja) | 薄膜トランジスタ | |
| JP2505662B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH02244676A (ja) | 薄膜トランジスタ | |
| JPS5874079A (ja) | 薄膜トランジスタ |