JPH023308B2 - - Google Patents
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- JPH023308B2 JPH023308B2 JP57030772A JP3077282A JPH023308B2 JP H023308 B2 JPH023308 B2 JP H023308B2 JP 57030772 A JP57030772 A JP 57030772A JP 3077282 A JP3077282 A JP 3077282A JP H023308 B2 JPH023308 B2 JP H023308B2
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- JP
- Japan
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- nitride film
- silicon nitride
- film
- silicon
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は特性の改善された薄膜構造の電界効果
トランジスタその製造方法に関するものである。
トランジスタその製造方法に関するものである。
第１図ａは従来のこの種の電界効果トランジス
タ（以下FETという。）の構成を示す縦断面図、
第１図ｂはその平面図で、１はガラス基板、２は
クロム（Cr）で形成されたゲート電極、３は厚
さ約3000Åのシリコン窒化膜からなるゲート絶縁
膜、４はグロー放電で形成されたアモルフアスシ
リコン層、５ａおよび５ｂはそれぞれアモルフア
スシリコン層４の表面上にゲート電極２に対応す
る部分を挾んで設けられ、アルミニウムAlで形
成されたソースおよびドレイン電極、６は表面保
護膜である。なお、第１図ｂでは基板１および表
面保護膜６は省略されている。
タ（以下FETという。）の構成を示す縦断面図、
第１図ｂはその平面図で、１はガラス基板、２は
クロム（Cr）で形成されたゲート電極、３は厚
さ約3000Åのシリコン窒化膜からなるゲート絶縁
膜、４はグロー放電で形成されたアモルフアスシ
リコン層、５ａおよび５ｂはそれぞれアモルフア
スシリコン層４の表面上にゲート電極２に対応す
る部分を挾んで設けられ、アルミニウムAlで形
成されたソースおよびドレイン電極、６は表面保
護膜である。なお、第１図ｂでは基板１および表
面保護膜６は省略されている。
このような構成のFETにおいてドレイン５ｂ
とソース５ａとの間に10Vの電圧が印加される
が、アモルフアスシリコン層４はバンドギヤツプ
が通常のシリコンに比して広いので、光が当つて
もキヤリアが励起される確率は低い。従つて、光
を当てた状態でも抵抗は非常に高く、電流はほと
んど流れない。ゲート２に５〜20V程度の正電圧
が印加されると、ゲート絶縁膜３を介してアモル
フアスシリコン層４の界面に電界が加えられチヤ
ネルが開いて、ドレイン５ｂ、ソース５ａ間が導
通できるようになり電流が流れはじめる。このと
き、従来のFETではゲート絶縁膜３が窒化膜で
あるので、アモルフアスシリコン層４との界面に
多数の準位が形成され、これに対するキヤリアの
トラツプや放出のため、FETの電気特性の再現
性に問題があり、長時間でのドリフトなど実用上
問題が多い。また、アモルフアスシリコン層をレ
ーザなどのエネルギー線で多結晶化してキヤリア
モビリテイの増加をはかるような場合には、さら
に電気特性上の上述の問題点が顕著になつてく
る。
とソース５ａとの間に10Vの電圧が印加される
が、アモルフアスシリコン層４はバンドギヤツプ
が通常のシリコンに比して広いので、光が当つて
もキヤリアが励起される確率は低い。従つて、光
を当てた状態でも抵抗は非常に高く、電流はほと
んど流れない。ゲート２に５〜20V程度の正電圧
が印加されると、ゲート絶縁膜３を介してアモル
フアスシリコン層４の界面に電界が加えられチヤ
ネルが開いて、ドレイン５ｂ、ソース５ａ間が導
通できるようになり電流が流れはじめる。このと
き、従来のFETではゲート絶縁膜３が窒化膜で
あるので、アモルフアスシリコン層４との界面に
多数の準位が形成され、これに対するキヤリアの
トラツプや放出のため、FETの電気特性の再現
性に問題があり、長時間でのドリフトなど実用上
問題が多い。また、アモルフアスシリコン層をレ
ーザなどのエネルギー線で多結晶化してキヤリア
モビリテイの増加をはかるような場合には、さら
に電気特性上の上述の問題点が顕著になつてく
る。
またシリコン酸化膜（SiO2）がシリコン（Si）
とのよい界面特性を与え、ゲート絶縁膜としてシ
リコン窒化膜より優れていることは経験的事実と
して知られていたが、スパツタやCVD法を用い
窒化膜上に酸化膜を形成する方法ではあまりよい
界面特性を得ることではできなかつた。
とのよい界面特性を与え、ゲート絶縁膜としてシ
リコン窒化膜より優れていることは経験的事実と
して知られていたが、スパツタやCVD法を用い
窒化膜上に酸化膜を形成する方法ではあまりよい
界面特性を得ることではできなかつた。
本発明は以上のような点に鑑みてなされたもの
で、基板上に窒化シリコン膜を形成した後、該窒
化シリコン膜の表面を酸素プラズマにさらしてあ
るいは酸素雰囲気中で該窒化シリコン膜表面にレ
ーザ光を照射して該窒化膜表面を酸化しその後形
成された酸化膜上にアモルフアスシリコンまたは
多結晶シリコンからなる活性領域を形成するよう
にすることにより、窒化膜の緻密さ、誘電率の大
きさという特性を失うことなく、活性領域と絶縁
層との界面特性をより向上できるとともに低温酸
化が可能となり、特性の安定した信頼性の高い
FETを再現性よく製造できるFETの製造方法を
提供することを目的としている。
で、基板上に窒化シリコン膜を形成した後、該窒
化シリコン膜の表面を酸素プラズマにさらしてあ
るいは酸素雰囲気中で該窒化シリコン膜表面にレ
ーザ光を照射して該窒化膜表面を酸化しその後形
成された酸化膜上にアモルフアスシリコンまたは
多結晶シリコンからなる活性領域を形成するよう
にすることにより、窒化膜の緻密さ、誘電率の大
きさという特性を失うことなく、活性領域と絶縁
層との界面特性をより向上できるとともに低温酸
化が可能となり、特性の安定した信頼性の高い
FETを再現性よく製造できるFETの製造方法を
提供することを目的としている。
第２図ａ〜ｅは本発明の一実施例になるFET
の製造過程を示すためのその主要段階での断面図
で、まず、第２図ａに示すようにガラス基板１の
両面にプラズマCVDによつて窒化膜７を形成し、
ガラス基板１からナトリウムなどの可動イオンが
放出されるのを防ぐ。次に、第２図ｂに示すよう
にCrによるゲート電極２が写真製版工程を用い
て形成され、さらに、3000Åの厚さのシリコン窒
化膜によるゲート絶縁層３をCVD法で形成する。
つづいて、これを酸素プラズマにさらして、第２
図Ｃに示すようにゲート絶縁層３の表面約100Å
を酸化して酸化シリコン（SiO2）層８を形成す
る。これに第２図ｄに示すように、アモルフアス
シリコン層４並びにCr蒸着によるソース電極５
ａおよびドレイン電極５ｂをそれぞれ写真製版を
経て形成した後に第２図ｄに示すように全上面に
表面保護膜６を形成して、この実施例のFETは
完成する。
の製造過程を示すためのその主要段階での断面図
で、まず、第２図ａに示すようにガラス基板１の
両面にプラズマCVDによつて窒化膜７を形成し、
ガラス基板１からナトリウムなどの可動イオンが
放出されるのを防ぐ。次に、第２図ｂに示すよう
にCrによるゲート電極２が写真製版工程を用い
て形成され、さらに、3000Åの厚さのシリコン窒
化膜によるゲート絶縁層３をCVD法で形成する。
つづいて、これを酸素プラズマにさらして、第２
図Ｃに示すようにゲート絶縁層３の表面約100Å
を酸化して酸化シリコン（SiO2）層８を形成す
る。これに第２図ｄに示すように、アモルフアス
シリコン層４並びにCr蒸着によるソース電極５
ａおよびドレイン電極５ｂをそれぞれ写真製版を
経て形成した後に第２図ｄに示すように全上面に
表面保護膜６を形成して、この実施例のFETは
完成する。
このように、窒化膜からなるゲート絶縁層３の
表面を酸素プラズマにさらして酸化してSiO2層
８を形成したので、アモルフアスシリコン層４と
の界面に従来出現していた多くの準位はほとんど
が消滅し、キヤリアのトラツプ、放出現象は無視
してよい程度になる。従つて、シリコン窒化膜の
酸化にスパツタやCVD法を用いた場合に比し、
FETの特性は非常に安定し、再現性もよくなり、
長期のドリフトなどは問題なくなる。特に、レー
ザーなどのエネルギー線でアモルフアスシリコン
層４を再結晶化し多結晶層とした場合には特性向
上の度合は顕著で、非常に安定した良好な特性の
FETが得られる。
表面を酸素プラズマにさらして酸化してSiO2層
８を形成したので、アモルフアスシリコン層４と
の界面に従来出現していた多くの準位はほとんど
が消滅し、キヤリアのトラツプ、放出現象は無視
してよい程度になる。従つて、シリコン窒化膜の
酸化にスパツタやCVD法を用いた場合に比し、
FETの特性は非常に安定し、再現性もよくなり、
長期のドリフトなどは問題なくなる。特に、レー
ザーなどのエネルギー線でアモルフアスシリコン
層４を再結晶化し多結晶層とした場合には特性向
上の度合は顕著で、非常に安定した良好な特性の
FETが得られる。
第３図は本発明の他の実施例になる方法により
得られたFETを示す断面図で、ガラス基板１の
上にシリコン窒化膜９を形成し、その表面を酸素
プラズマにさらして酸化シリコン酸化膜１０を形
成し、この２層絶縁膜の上にフイールド酸化膜１
１で囲まれた領域にレーザー等で再結晶させたポ
リシリコンからなる活性領域１２とその両側にソ
ース領域１３およびドレイン領域１４とを形成
し、その上にゲート酸化膜１５で包まれたポリシ
リコンからなるゲート電極１６を形成し、更にそ
の上にフイールド酸化膜１１の上で含めて層間絶
縁膜１７を形成した後、その上に層間絶縁膜１７
およびゲート酸化膜１５のソース領域１３および
ドレイン領域１４の直上部分を貫通して、それぞ
れソース領域１３およびドレイン領域４に接続す
るソースアルミニウム配線１８およびドレインア
ルミニウム配線１９を形成したものである。この
実施例では上記実施例の効果に加えて、ガラス基
板１の上にシリコン窒化膜９とシリコン酸化膜１
０との二重層を形成したため、窒化膜９とシリコ
ン酸化膜１０との二重層を形成したため、窒化膜
のみを用いた場合に比して、いわゆるバツクチヤ
ネル（back channel）での電流が著しく減少し、
FETの特性の向上が達成できる。
得られたFETを示す断面図で、ガラス基板１の
上にシリコン窒化膜９を形成し、その表面を酸素
プラズマにさらして酸化シリコン酸化膜１０を形
成し、この２層絶縁膜の上にフイールド酸化膜１
１で囲まれた領域にレーザー等で再結晶させたポ
リシリコンからなる活性領域１２とその両側にソ
ース領域１３およびドレイン領域１４とを形成
し、その上にゲート酸化膜１５で包まれたポリシ
リコンからなるゲート電極１６を形成し、更にそ
の上にフイールド酸化膜１１の上で含めて層間絶
縁膜１７を形成した後、その上に層間絶縁膜１７
およびゲート酸化膜１５のソース領域１３および
ドレイン領域１４の直上部分を貫通して、それぞ
れソース領域１３およびドレイン領域４に接続す
るソースアルミニウム配線１８およびドレインア
ルミニウム配線１９を形成したものである。この
実施例では上記実施例の効果に加えて、ガラス基
板１の上にシリコン窒化膜９とシリコン酸化膜１
０との二重層を形成したため、窒化膜９とシリコ
ン酸化膜１０との二重層を形成したため、窒化膜
のみを用いた場合に比して、いわゆるバツクチヤ
ネル（back channel）での電流が著しく減少し、
FETの特性の向上が達成できる。
なお、上記各実施例ではシリコン窒化膜の表面
の酸化に酸素プラズマにさらす方法を示したが、
これは酸素雰囲気中で、シリコン窒化膜の表面に
紫外線、電子線、レーザ光などのエネルギー線を
照射する方法を用いてもよい。
の酸化に酸素プラズマにさらす方法を示したが、
これは酸素雰囲気中で、シリコン窒化膜の表面に
紫外線、電子線、レーザ光などのエネルギー線を
照射する方法を用いてもよい。
また、この発明の原理はキヤパシタの絶縁膜を
形成する場合にも適用することができ、この場合
も窒化膜のピンホールなとが酸化によつて埋まる
ので不良の発生が減少する等の効果がある。
形成する場合にも適用することができ、この場合
も窒化膜のピンホールなとが酸化によつて埋まる
ので不良の発生が減少する等の効果がある。
以上説明したように、本発明によれば、基板上
に窒化シリコン膜を形成した後、該窒化シリコン
膜の表面を酸素プラズマにさらしてあるいは酸素
雰囲気中で該窒化シリコン膜表面にレーザ光を照
射して該窒化膜表面を酸化しその後形成された酸
化膜上にアモルフアスシリコンまたは多結晶シリ
コンからなる活性領域を形成するようにしたの
で、窒化膜の優れた特性を失うことなく活性領域
と絶縁層との界面特性をより向上できるとともも
に低温酸化が可能となり、特性の位定した信頼性
の高いFETを再現性よく製造できるという効果
がある。
に窒化シリコン膜を形成した後、該窒化シリコン
膜の表面を酸素プラズマにさらしてあるいは酸素
雰囲気中で該窒化シリコン膜表面にレーザ光を照
射して該窒化膜表面を酸化しその後形成された酸
化膜上にアモルフアスシリコンまたは多結晶シリ
コンからなる活性領域を形成するようにしたの
で、窒化膜の優れた特性を失うことなく活性領域
と絶縁層との界面特性をより向上できるとともも
に低温酸化が可能となり、特性の位定した信頼性
の高いFETを再現性よく製造できるという効果
がある。
第１図ａは従来の薄膜構造のFETの構成を示
す縦断面図、第１図ｂはその平面図、第２図ａ〜
ｅは、本発明の一実施例になるFETの製造過程
を示すためのその主要段階での断面図、第３図は
本発明の他の実施例になる方法により得られた
FETを示す断面図である。 図において、１はガラス基板、２はゲート電
極、３は窒化シリコン膜、４はアモルフアスシリ
コン層、５ａはソース電極、５ｂはドレイン電
極、８は窒化シリコン膜３の表面を酸化した酸化
シリコン層、９は窒化シリコン膜、１０は窒化シ
リコン膜９の表面を酸化した酸化シリコン層、１
２は多結晶シリコン層（活性領域）、１３はソー
ス領域、１４はドレイン領域、１５はゲート絶縁
膜、１６はゲート電極である。なお、図中同一符
号は同一または相当部分を示す。
す縦断面図、第１図ｂはその平面図、第２図ａ〜
ｅは、本発明の一実施例になるFETの製造過程
を示すためのその主要段階での断面図、第３図は
本発明の他の実施例になる方法により得られた
FETを示す断面図である。 図において、１はガラス基板、２はゲート電
極、３は窒化シリコン膜、４はアモルフアスシリ
コン層、５ａはソース電極、５ｂはドレイン電
極、８は窒化シリコン膜３の表面を酸化した酸化
シリコン層、９は窒化シリコン膜、１０は窒化シ
リコン膜９の表面を酸化した酸化シリコン層、１
２は多結晶シリコン層（活性領域）、１３はソー
ス領域、１４はドレイン領域、１５はゲート絶縁
膜、１６はゲート電極である。なお、図中同一符
号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 基板上に化学的気相成長法で窒化シリコン膜
を形成する工程、 上記窒化シリコン膜の表面を酸素プラズマにさ
らして、あるいは該窒化シリコン膜の表面に酸素
雰囲気中でエネルギー線を照射して酸化する工
程、 この表面を酸化して窒化シリコン膜上に活性領
域を構成するアモルフアスまたは多結晶シリコン
を形成する工程を備えたことを特徴とする電界効
果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57030772A JPS58147070A (ja) | 1982-02-25 | 1982-02-25 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57030772A JPS58147070A (ja) | 1982-02-25 | 1982-02-25 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58147070A JPS58147070A (ja) | 1983-09-01 |
| JPH023308B2 true JPH023308B2 (ja) | 1990-01-23 |
Family
ID=12312966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57030772A Granted JPS58147070A (ja) | 1982-02-25 | 1982-02-25 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58147070A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086805A (ja) * | 2001-09-07 | 2003-03-20 | Ricoh Co Ltd | 薄膜トランジスタ、電気絶縁膜及びそれらの製造方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60170972A (ja) * | 1984-02-15 | 1985-09-04 | Sony Corp | 薄膜半導体装置 |
| JPS61105863A (ja) * | 1984-10-29 | 1986-05-23 | Seiko Epson Corp | 半導体画像記憶素子 |
| JPS6240773A (ja) * | 1985-08-17 | 1987-02-21 | Sanyo Electric Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JPS6319876A (ja) * | 1986-07-11 | 1988-01-27 | Fuji Xerox Co Ltd | 薄膜トランジスタ装置 |
| JPS644070A (en) * | 1987-06-26 | 1989-01-09 | Hitachi Ltd | Thin film transistor and manufacture thereof |
| JPH03237790A (ja) * | 1990-02-15 | 1991-10-23 | Shibaura Eng Works Co Ltd | 電子回路部品の実装方法 |
| JPH0637317A (ja) * | 1990-04-11 | 1994-02-10 | General Motors Corp <Gm> | 薄膜トランジスタおよびその製造方法 |
| JPH07118527B2 (ja) * | 1990-10-18 | 1995-12-18 | 富士ゼロックス株式会社 | イメージセンサの製造方法 |
| US8344378B2 (en) * | 2009-06-26 | 2013-01-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor and method for manufacturing the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567480A (en) * | 1979-06-29 | 1981-01-26 | Mitsubishi Electric Corp | Film transistor |
| JPS56111258A (en) * | 1980-01-07 | 1981-09-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Thin film semiconductor device |
| JPS577972A (en) * | 1980-06-19 | 1982-01-16 | Nec Corp | Insulated gate type thin film transistor |
-
1982
- 1982-02-25 JP JP57030772A patent/JPS58147070A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003086805A (ja) * | 2001-09-07 | 2003-03-20 | Ricoh Co Ltd | 薄膜トランジスタ、電気絶縁膜及びそれらの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58147070A (ja) | 1983-09-01 |
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