JPH0691413B2 - リアクタンス制御回路 - Google Patents
リアクタンス制御回路Info
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- JPH0691413B2 JPH0691413B2 JP1065861A JP6586189A JPH0691413B2 JP H0691413 B2 JPH0691413 B2 JP H0691413B2 JP 1065861 A JP1065861 A JP 1065861A JP 6586189 A JP6586189 A JP 6586189A JP H0691413 B2 JPH0691413 B2 JP H0691413B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
- H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
- H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device
- H03B5/366—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device and comprising means for varying the frequency by a variable voltage or current
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J7/00—Automatic frequency control; Automatic scanning over a band of frequencies
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/46—One-port networks
- H03H11/48—One-port networks simulating reactances
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- Networks Using Active Elements (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はリアクタンス制御回路に関し、特に無調整型
PLLマルチプレックス回路に使用されるリアクタンス制
御回路に関する。
PLLマルチプレックス回路に使用されるリアクタンス制
御回路に関する。
（従来の技術） 第４図に無調整型PLLマルチプレックス回路に使用され
る従来のリアクタンス制御回路を示す。例えば位相比較
器から出力される入力電圧Vinは低域通過型フィルタ11
により平滑化された後、PNPトランジスタQ11のベースに
供給される。また、PNPトランジスタQ12のベースには、
基準電圧Vref1が供給される。したがって、トランジス
タQ11,Q12および抵抗R8より成る差動回路12は、入力電
圧Vinと基準電圧Vref1との差電圧に応じた電流I1,I2を
出力する。電流I1,I2はNPNトランジスタQ1〜Q4、および
抵抗R1,R2より構成されるDCアンプ13によって増幅さ
れ、そのDCアンプ13の出力電流I3,I4は可変リアクタン
ス回路14に供給される。
る従来のリアクタンス制御回路を示す。例えば位相比較
器から出力される入力電圧Vinは低域通過型フィルタ11
により平滑化された後、PNPトランジスタQ11のベースに
供給される。また、PNPトランジスタQ12のベースには、
基準電圧Vref1が供給される。したがって、トランジス
タQ11,Q12および抵抗R8より成る差動回路12は、入力電
圧Vinと基準電圧Vref1との差電圧に応じた電流I1,I2を
出力する。電流I1,I2はNPNトランジスタQ1〜Q4、および
抵抗R1,R2より構成されるDCアンプ13によって増幅さ
れ、そのDCアンプ13の出力電流I3,I4は可変リアクタン
ス回路14に供給される。
可変リアクタンス回路14は、電流I3およびI4の電流比に
基づいてそのリアクタンス成分が制御される構成であ
る。すなわち、可変リアクタンス回路14には、NPNトラ
ンジスタQ5,Q6を含む第１の差動トランジスタ対141と、
NPNトランジスタQ7,Q8を含む第２の差動トランジスタ対
142が設けられており、これら差動トランジスタ対141の
共通エミッタは抵抗R3を介してDCアンプ13の第１の電流
出力端子に接続され、差動トランジスタ対142の共通エ
ミッタは抵抗R4を介してDCアンプ13の第２の電流出力端
子に接続されてい。また、これら差動トランジスタ対14
1,142には、負荷回路としてPNPトランジスタQ9,Q10、お
よび抵抗R6,R7より成るカレントミラー回路143が接続さ
れている。トランジスタQ6およびQ7のベースには基準電
圧Vref2端子が供給されている。一方、トランジスタQ5
およびQ8のベースは、基準電圧Vref2端子と発振回路16
の出力端子間に直列接続された抵抗R5およびキャパシタ
C1の接続ノードに接続されており、これらトランジスタ
Q5およびQ8のベースにはキャパシタC1を介して発振回路
16の発振出力が供給される。
基づいてそのリアクタンス成分が制御される構成であ
る。すなわち、可変リアクタンス回路14には、NPNトラ
ンジスタQ5,Q6を含む第１の差動トランジスタ対141と、
NPNトランジスタQ7,Q8を含む第２の差動トランジスタ対
142が設けられており、これら差動トランジスタ対141の
共通エミッタは抵抗R3を介してDCアンプ13の第１の電流
出力端子に接続され、差動トランジスタ対142の共通エ
ミッタは抵抗R4を介してDCアンプ13の第２の電流出力端
子に接続されてい。また、これら差動トランジスタ対14
1,142には、負荷回路としてPNPトランジスタQ9,Q10、お
よび抵抗R6,R7より成るカレントミラー回路143が接続さ
れている。トランジスタQ6およびQ7のベースには基準電
圧Vref2端子が供給されている。一方、トランジスタQ5
およびQ8のベースは、基準電圧Vref2端子と発振回路16
の出力端子間に直列接続された抵抗R5およびキャパシタ
C1の接続ノードに接続されており、これらトランジスタ
Q5およびQ8のベースにはキャパシタC1を介して発振回路
16の発振出力が供給される。
発振回路16は、発振161とセラミック共振子162より構成
されており、その発振周波数はセラミック共振子162の
共振周波数および可変リアクタンス回路14のリアクタン
ス値によって決定される。
されており、その発振周波数はセラミック共振子162の
共振周波数および可変リアクタンス回路14のリアクタン
ス値によって決定される。
セラミック共振子162から見た可変リアクタンス回路14
のリアクタンスは、電流I3が流れ電流I4が流れない場合
は、 Co+＝（１＋gm・R5）C1 で与えられ、また電流I3が流れず電流I4が流れる場合
は、 Co-＝（１−gm・R5）C1 で与えられる。ここで、gmはトランジスタQ5〜Q8の相互
コンダクタンスである。
のリアクタンスは、電流I3が流れ電流I4が流れない場合
は、 Co+＝（１＋gm・R5）C1 で与えられ、また電流I3が流れず電流I4が流れる場合
は、 Co-＝（１−gm・R5）C1 で与えられる。ここで、gmはトランジスタQ5〜Q8の相互
コンダクタンスである。
このように、電流I3とI4の電流比によってセラミック共
振子162の並列容量が変化し、これによって発振回路16
の発振周波数が制御される。
振子162の並列容量が変化し、これによって発振回路16
の発振周波数が制御される。
しかしながら、このリアクタンス制御回路においては、
DCアンプ13のトランジスタQ1〜Q4には常にバイアス電流
I1,I2が供給されているので、トランジスタQ3およびQ
4、Q1およびQ2の各々のペアバラツキによって可変リア
クタンス回路14のバイアス電流I3,I4が変動する欠点が
ある。このため、無信号時すなわち入力信号Vin＝０で
トランジスタQ11およびQ12ベース電位が共に基準電圧Vr
ef1に等しい場合でも、電流I3と電流I4間に電流差が生
じてしまい、可変リアクタンス回路14に不用なリアクタ
ンス成分が発生する。したがって、無信号時には発振回
路の発振周波数は本来はセラミック共振子161とキャパ
シタC1のみで決定されるはずであるが、先のリアクタン
ス成分により並列共振周波数が影響を受けるために、フ
リーラン周波数が基準値からずれてしまう。
DCアンプ13のトランジスタQ1〜Q4には常にバイアス電流
I1,I2が供給されているので、トランジスタQ3およびQ
4、Q1およびQ2の各々のペアバラツキによって可変リア
クタンス回路14のバイアス電流I3,I4が変動する欠点が
ある。このため、無信号時すなわち入力信号Vin＝０で
トランジスタQ11およびQ12ベース電位が共に基準電圧Vr
ef1に等しい場合でも、電流I3と電流I4間に電流差が生
じてしまい、可変リアクタンス回路14に不用なリアクタ
ンス成分が発生する。したがって、無信号時には発振回
路の発振周波数は本来はセラミック共振子161とキャパ
シタC1のみで決定されるはずであるが、先のリアクタン
ス成分により並列共振周波数が影響を受けるために、フ
リーラン周波数が基準値からずれてしまう。
特に、差動回路12のトランジスタQ11,Q12にペアバラツ
キが発生した場合には、その誤差分はDCアンプ13によっ
て増幅されるため、フリーラン周波数は大きくずれてし
まうことになる。トランジスタQ11,Q12の電流を絞り、D
Cアンプ13のバイアス電流を小さくすることでバラツイ
により生ずるリアクタンス成分の発生を抑えることは１
つの手法であるが、しかしこのようにするとDCアンプ13
のゲインも低下するため全体としてループゲインが下が
り、所望のキャプチャー、ロックレンジを保てないとい
う不具合が生じる。
キが発生した場合には、その誤差分はDCアンプ13によっ
て増幅されるため、フリーラン周波数は大きくずれてし
まうことになる。トランジスタQ11,Q12の電流を絞り、D
Cアンプ13のバイアス電流を小さくすることでバラツイ
により生ずるリアクタンス成分の発生を抑えることは１
つの手法であるが、しかしこのようにするとDCアンプ13
のゲインも低下するため全体としてループゲインが下が
り、所望のキャプチャー、ロックレンジを保てないとい
う不具合が生じる。
（発明が解決しようとする課題） この発明は前述の事情に鑑みなされたもので、従来では
トランジスタのペアバラツキによりフリーラン周波数が
ずれ易かった点を改善し、所望のDCアンプゲインを犠牲
にせずに無信号時における可変リアクタンス回路のバイ
アス電流を抑えられるようにし、フリーラン周波数のず
れを小さくできる可変リアクタンス回路を提供すること
を目的とする。
トランジスタのペアバラツキによりフリーラン周波数が
ずれ易かった点を改善し、所望のDCアンプゲインを犠牲
にせずに無信号時における可変リアクタンス回路のバイ
アス電流を抑えられるようにし、フリーラン周波数のず
れを小さくできる可変リアクタンス回路を提供すること
を目的とする。
［発明の構成］ （課題を解決するための手段および作用） この発明は、第１および第２の差動トランジスタ対を備
え、これら差動トランジスタ対に流れる電流量によって
リアクタンス成分が制御される可変リアクタンス回路で
あって、入力電圧に応じた第１および第２の電流を生成
する差動回路と、この差動回路から出力される第１およ
び第２の電流を増幅して出力し、前記リアクタンス成分
を制御するためにその出力電流を前記可変リアクタンス
回路に供給する直流増幅回路とを具備し、前記直流増幅
回路は、前記差動回路から出力される第１および第２の
電流を受けとるための第１および第２の入力端子と、前
記可変リアクタンス回路に出力電流を供給するための第
１および第２の出力端子と、この第１の出力端子にコレ
クタが結合され、エミッタが所定電位供給端子に結合さ
れた第１のトランジスタと、前記第２の出力端子にコレ
クタが結合され、エミッタが前記所定電位供給端子に係
合された第２のトランジスタと、前記第１のトランジス
タのベースにコレクタが結合され、エミッタが前記所定
電位供給端子に結合された第３のトランジスタと、前記
第２のトランジスタのベースにコレクタが結合され、エ
ミッタが前記所定電位供給端子に結合され、ベースが前
記第３のトランジスタのベースに結合された第４のトラ
ンジスタと、前記第１の入力端子と前記第３および第４
のトランジスタの共通ベース間に接続された第１のイン
ピーダンス素子と、前記第２の入力端子と前記第３およ
び第４のトランジスタの共通ベース間に接続された第２
のインピーダンス素子と、前記第１の入力端子と前記第
１のトランジスタのベース間に接続された第３のインピ
ーダンス素子と、前記第２の入力端子と前記第２のトラ
ンジスタのベース間に接続された第４のインピーダンス
素子とを具備していることを第１の特徴とする。
え、これら差動トランジスタ対に流れる電流量によって
リアクタンス成分が制御される可変リアクタンス回路で
あって、入力電圧に応じた第１および第２の電流を生成
する差動回路と、この差動回路から出力される第１およ
び第２の電流を増幅して出力し、前記リアクタンス成分
を制御するためにその出力電流を前記可変リアクタンス
回路に供給する直流増幅回路とを具備し、前記直流増幅
回路は、前記差動回路から出力される第１および第２の
電流を受けとるための第１および第２の入力端子と、前
記可変リアクタンス回路に出力電流を供給するための第
１および第２の出力端子と、この第１の出力端子にコレ
クタが結合され、エミッタが所定電位供給端子に結合さ
れた第１のトランジスタと、前記第２の出力端子にコレ
クタが結合され、エミッタが前記所定電位供給端子に係
合された第２のトランジスタと、前記第１のトランジス
タのベースにコレクタが結合され、エミッタが前記所定
電位供給端子に結合された第３のトランジスタと、前記
第２のトランジスタのベースにコレクタが結合され、エ
ミッタが前記所定電位供給端子に結合され、ベースが前
記第３のトランジスタのベースに結合された第４のトラ
ンジスタと、前記第１の入力端子と前記第３および第４
のトランジスタの共通ベース間に接続された第１のイン
ピーダンス素子と、前記第２の入力端子と前記第３およ
び第４のトランジスタの共通ベース間に接続された第２
のインピーダンス素子と、前記第１の入力端子と前記第
１のトランジスタのベース間に接続された第３のインピ
ーダンス素子と、前記第２の入力端子と前記第２のトラ
ンジスタのベース間に接続された第４のインピーダンス
素子とを具備していることを第１の特徴とする。
このリアクタンス制御回路にあっては、無信号時におい
ては第１および第２のトランジスタに流れる電流を第３
および第４のインピーダンス素子により小さく抑えるこ
とができ、また信号入力時には第１および第２のインピ
ーダンス素子によって第１のトランジスタのベースと第
２のトランジスタのベース間に所望の電位差を発生する
ことができる。したがって、有信号時のDCアンプ出力電
流を実質的に損うことなく、無信号時にはフリーラン周
波数の変動を抑制できる。
ては第１および第２のトランジスタに流れる電流を第３
および第４のインピーダンス素子により小さく抑えるこ
とができ、また信号入力時には第１および第２のインピ
ーダンス素子によって第１のトランジスタのベースと第
２のトランジスタのベース間に所望の電位差を発生する
ことができる。したがって、有信号時のDCアンプ出力電
流を実質的に損うことなく、無信号時にはフリーラン周
波数の変動を抑制できる。
また、第３および第４のインピーダンス素子を設ける代
わりに、第１および第２のトランジスタよりも第３およ
び第４のトランジスタのエミッタ面積を大きく設定する
ことによって、無信号時に第１および第２のトランジス
タに流れる電流を抑制することができる。
わりに、第１および第２のトランジスタよりも第３およ
び第４のトランジスタのエミッタ面積を大きく設定する
ことによって、無信号時に第１および第２のトランジス
タに流れる電流を抑制することができる。
（実施例） 以下、図面を参照してこの発明の実施例を説明する。
第１図にこの発明の一実施例に係るリアクタンス制御回
路を示す。このリアクタンス制御回路は第４図の従来の
回路と同様に可変リアクタンス回路14のリアクタンスを
DCアンプの出力電流によって制御する構成であるが、従
来のDCアンプ13の代わりにDCアンプ20が設けられてい
る。
路を示す。このリアクタンス制御回路は第４図の従来の
回路と同様に可変リアクタンス回路14のリアクタンスを
DCアンプの出力電流によって制御する構成であるが、従
来のDCアンプ13の代わりにDCアンプ20が設けられてい
る。
このDCアンプ20には、従来のDCアンプ13の構成に加えて
抵抗R11,R12が設けられている。すなわち、このDCアン
プ20においては、NPNトランジスタQ1は電流I3を出力す
るための第１の電流出力ノードＣに接続され、そのエミ
ッタは接地端子に接続されている。同様に、NPNトラン
ジスタQ2は電流I4を出力するための第２の電流出力ノー
ドＤに接続され、エミッタは接地端子に接続されてい
る。トランジスタQ1のベースにはトランジスタQ3のコレ
クタが接続され、そのトランジスタQ3のエミッタは接地
端子に接続されている。トランジスタQ2のベースにはNP
NトランジスタQ4のコレクタが接続され、そのトランジ
スタQ4のエミッタは接地端子に、ベースはトランジスタ
Q3のベースに接続されている。差動回路12からの出力電
流I1を受取るための第１の入力ノードＡとトランジスタ
Q3のコレクタ間には抵抗R11が接続され、差動回路12か
らの出力電流I2を受取るための第２の入力ノードＢとト
ランジスタQ4のコレクタ間には抵抗R12が接続されてい
る。また、入力ノードＡとトランジスタQ3,Q4の共通ベ
ース間には抵抗R1が接続され、入力ノードＢとトランジ
スタQ3,Q4の共通ベース間には抵抗R2が接続されてい
る。ここで、抵抗R1とR2の抵抗値は等しく、抵抗R3とR4
の抵抗値も等しくなっている。
抵抗R11,R12が設けられている。すなわち、このDCアン
プ20においては、NPNトランジスタQ1は電流I3を出力す
るための第１の電流出力ノードＣに接続され、そのエミ
ッタは接地端子に接続されている。同様に、NPNトラン
ジスタQ2は電流I4を出力するための第２の電流出力ノー
ドＤに接続され、エミッタは接地端子に接続されてい
る。トランジスタQ1のベースにはトランジスタQ3のコレ
クタが接続され、そのトランジスタQ3のエミッタは接地
端子に接続されている。トランジスタQ2のベースにはNP
NトランジスタQ4のコレクタが接続され、そのトランジ
スタQ4のエミッタは接地端子に、ベースはトランジスタ
Q3のベースに接続されている。差動回路12からの出力電
流I1を受取るための第１の入力ノードＡとトランジスタ
Q3のコレクタ間には抵抗R11が接続され、差動回路12か
らの出力電流I2を受取るための第２の入力ノードＢとト
ランジスタQ4のコレクタ間には抵抗R12が接続されてい
る。また、入力ノードＡとトランジスタQ3,Q4の共通ベ
ース間には抵抗R1が接続され、入力ノードＢとトランジ
スタQ3,Q4の共通ベース間には抵抗R2が接続されてい
る。ここで、抵抗R1とR2の抵抗値は等しく、抵抗R3とR4
の抵抗値も等しくなっている。
このDCアンプ20において、無信号時においてはI1＝I2で
あり、抵抗R1とR11の接続点の電位と、抵抗R2とR12の接
続点の電位はほぼ等しいので、抵抗R1,R2に流れる電流
はほとんど無視できる。また、抵抗R11,R12には電流Ｉ
（＝I1＝I2）が流れるので、抵抗R11,R12の抵抗値をＲ
とすると、トランジスタQ3およびQ4のコレクタ電位はそ
のトランジスタQ3およびQ4のベース電位よりRIだけ低く
なる。可変リアクタンス回路14に電流を供給するトラン
ジスタQ1,Q2のベースはトランジスタQ3,Q4のコレクタに
それぞれ接続されているので、トランジスタQ1,Q2のベ
ース・エミッタ間電圧VBEはトランジスタQ3,Q4のVBEよ
りもRIだけ小さくなる。すなわち、I3＝I4（＝Iout）と
し、トランジスタQ1〜Q4の各熱起電力VT（＝KT/q）とす
ると、 （Iout/I）＝exp（−RI/VT）の関係が成立ち、可変リア
クタンス回路14に供給されるバイアス電流を指数関数的
に小さくすることが可能である。これにより、トランジ
スタQ5〜Q8に流れる電流も小さくなるので、これらトラ
ンジスタのgmも小さくすることができる。したがって、
トランジスタQ5,Q6およびQ7.Q8のgmがばらついてもこれ
らトランジスタのgmはもともと小さいので、等価リアク
タンスタンスCo±＝（１±gm・R5）C1において、発振周
波数をばらつかせる原因であるgm・R5の項を小さくする
ことが可能になり、フリーラン周波数の変動を抑えるこ
とができる。
あり、抵抗R1とR11の接続点の電位と、抵抗R2とR12の接
続点の電位はほぼ等しいので、抵抗R1,R2に流れる電流
はほとんど無視できる。また、抵抗R11,R12には電流Ｉ
（＝I1＝I2）が流れるので、抵抗R11,R12の抵抗値をＲ
とすると、トランジスタQ3およびQ4のコレクタ電位はそ
のトランジスタQ3およびQ4のベース電位よりRIだけ低く
なる。可変リアクタンス回路14に電流を供給するトラン
ジスタQ1,Q2のベースはトランジスタQ3,Q4のコレクタに
それぞれ接続されているので、トランジスタQ1,Q2のベ
ース・エミッタ間電圧VBEはトランジスタQ3,Q4のVBEよ
りもRIだけ小さくなる。すなわち、I3＝I4（＝Iout）と
し、トランジスタQ1〜Q4の各熱起電力VT（＝KT/q）とす
ると、 （Iout/I）＝exp（−RI/VT）の関係が成立ち、可変リア
クタンス回路14に供給されるバイアス電流を指数関数的
に小さくすることが可能である。これにより、トランジ
スタQ5〜Q8に流れる電流も小さくなるので、これらトラ
ンジスタのgmも小さくすることができる。したがって、
トランジスタQ5,Q6およびQ7.Q8のgmがばらついてもこれ
らトランジスタのgmはもともと小さいので、等価リアク
タンスタンスCo±＝（１±gm・R5）C1において、発振周
波数をばらつかせる原因であるgm・R5の項を小さくする
ことが可能になり、フリーラン周波数の変動を抑えるこ
とができる。
一方、信号入力時において、例えば電流I1がＩからΔＩ
だけ変化し、電流I2がＩから−ΔＩだけ変化した場合に
は、トランジスタQ3とQ4のベースが共通なため、これら
トランジスタQ3およびQ4のコレクタ電流は共にIcで等し
く、抵抗R1とR11の接続点と抵抗R2とR12の接続点間に
は、（R1＋R2）・ΔＩの電位差が生じる。
だけ変化し、電流I2がＩから−ΔＩだけ変化した場合に
は、トランジスタQ3とQ4のベースが共通なため、これら
トランジスタQ3およびQ4のコレクタ電流は共にIcで等し
く、抵抗R1とR11の接続点と抵抗R2とR12の接続点間に
は、（R1＋R2）・ΔＩの電位差が生じる。
ところが、前述のようにトランジスタQ3とQ4のコレクタ
電流は共にIcなので、抵抗R11,R12による電圧降下分は
常にＲ・Icである。したがって、先の（R1＋R2）・ΔＩ
の電位差は、トランジスタQ3のコレクタと抵抗R11との
接続点と、トランジスタQ4のコレクタと抵抗R12との接
続点間、すなわちトランジスタQ1のベースとトランジス
タQ2のベース間に現われる。これにより、電流I3,I4の
値が制御され、可変リアクタンス回路14が制御される。
電流は共にIcなので、抵抗R11,R12による電圧降下分は
常にＲ・Icである。したがって、先の（R1＋R2）・ΔＩ
の電位差は、トランジスタQ3のコレクタと抵抗R11との
接続点と、トランジスタQ4のコレクタと抵抗R12との接
続点間、すなわちトランジスタQ1のベースとトランジス
タQ2のベース間に現われる。これにより、電流I3,I4の
値が制御され、可変リアクタンス回路14が制御される。
このように、このDCアンプ20においては、無信号時にお
ける電流I3,I4の値を小さく抑えることができ、しかも
信号入力時にはトランジスタQ1とQ2のベース間に（R1＋
R2）・ΔＩの電位差を与えることができるので、第４図
の従来の回路とほぼ同様のDCアンプ出力電流（可変リア
クタンス回路のへの出力電流）を保持できる。また、こ
のDCアンプ20においては、Ｒ・Icの値を大きくとり過ぎ
ると信号入力時にトランジスタQ1,Q2の両方ともオン状
態にならない場合が生じるので、Ｒ・Icの値は弱入力の
キャプチャー特性を損わないように設定する必要があ
る。
ける電流I3,I4の値を小さく抑えることができ、しかも
信号入力時にはトランジスタQ1とQ2のベース間に（R1＋
R2）・ΔＩの電位差を与えることができるので、第４図
の従来の回路とほぼ同様のDCアンプ出力電流（可変リア
クタンス回路のへの出力電流）を保持できる。また、こ
のDCアンプ20においては、Ｒ・Icの値を大きくとり過ぎ
ると信号入力時にトランジスタQ1,Q2の両方ともオン状
態にならない場合が生じるので、Ｒ・Icの値は弱入力の
キャプチャー特性を損わないように設定する必要があ
る。
第２図はこの発明の第２の実施例を示すもので、DCアン
プ30にはエミッタ面積の大きいNPNトランジスタQ30,Q40
が設けられており、これらトランジスタQ30,Q40によっ
て無信号時における出力電流I3,I4の値を小さく抑える
構成になっている。すなわち、DCアンプ30においては、
電流I3を出力するNPNトランジスタQ1に対してエミッタ
面積がＮ倍大きく設定されたNPNトランジスタQ30と、電
流I4を出力するNPNトランジスタQ2に対してエミッタ面
積がＮ倍大きく設定されたNPNトランジスタQ40が設けら
れている。トランジスタQ30のコレクタはトランジスタQ
1のベースに接続され、エミッタは接地端子に接続され
ている。また、トランジスタQ40のコレクタはトランジ
スタQ2のベースに接続され、エミッタは接地端子に接続
されている。
プ30にはエミッタ面積の大きいNPNトランジスタQ30,Q40
が設けられており、これらトランジスタQ30,Q40によっ
て無信号時における出力電流I3,I4の値を小さく抑える
構成になっている。すなわち、DCアンプ30においては、
電流I3を出力するNPNトランジスタQ1に対してエミッタ
面積がＮ倍大きく設定されたNPNトランジスタQ30と、電
流I4を出力するNPNトランジスタQ2に対してエミッタ面
積がＮ倍大きく設定されたNPNトランジスタQ40が設けら
れている。トランジスタQ30のコレクタはトランジスタQ
1のベースに接続され、エミッタは接地端子に接続され
ている。また、トランジスタQ40のコレクタはトランジ
スタQ2のベースに接続され、エミッタは接地端子に接続
されている。
このDCアンプ30においても、第１図のDCアンプ20と同様
に、無信号時における電流I3,I4の値を小さく抑えるこ
とができ、しかも信号入力時にはトランジスタQ1とQ2の
ベース間に（R1＋R2）・ΔＩの電位差を与えることがで
きる。
に、無信号時における電流I3,I4の値を小さく抑えるこ
とができ、しかも信号入力時にはトランジスタQ1とQ2の
ベース間に（R1＋R2）・ΔＩの電位差を与えることがで
きる。
第３図は第１図に示したリアクタンス制御回路のリアク
タンス制御特性図であり、トランジスタのペアバラツキ
により無信号時において電流I3とI4間に誤差が生じた時
のセラミック共振子162から見た等価リアクタンスの推
移が示されている。この特性図は、第１図の回路につい
て、C1＝10pF、R5＝2.7KΩ、I1,I2＝100μＡ、R3＝R4＝
600Ωとした場合のものである。図から明らかなよう
に、この発明においてはトランジスタのペアバラツキに
伴う等価リアクタンスCoの変動を非常に小さく抑えるこ
とが可能になる。
タンス制御特性図であり、トランジスタのペアバラツキ
により無信号時において電流I3とI4間に誤差が生じた時
のセラミック共振子162から見た等価リアクタンスの推
移が示されている。この特性図は、第１図の回路につい
て、C1＝10pF、R5＝2.7KΩ、I1,I2＝100μＡ、R3＝R4＝
600Ωとした場合のものである。図から明らかなよう
に、この発明においてはトランジスタのペアバラツキに
伴う等価リアクタンスCoの変動を非常に小さく抑えるこ
とが可能になる。
［発明の効果］ 以上のように、この発明によれば、有信号時はDCアンプ
出力電流（可変リアクタンスの制御電流）を損うことな
く、無信号時においては可変リアクタンス回路のバイア
ス電流を抑えることが可能となり、トランジスタのペア
バラツキに起因するフリーラン周波数のずれを小さく抑
えることができる。
出力電流（可変リアクタンスの制御電流）を損うことな
く、無信号時においては可変リアクタンス回路のバイア
ス電流を抑えることが可能となり、トランジスタのペア
バラツキに起因するフリーラン周波数のずれを小さく抑
えることができる。
第１図はこの発明の第１の実施例に係るリアクタンス制
御回路を示す回路図、第２図はこの発明の第２の実施例
に係るリアクタンス制御回路を示す回路図、第３図は第
１図に示したリアクタンス制御回路のリアクタンス制御
特性を示す図、第４図は従来のリアクタンス制御回路を
示す回路図である。 11……低域通過型フィルタ、12……差動回路、14……可
変リアクタンス回路、16……発振回路、20,30……DCア
ンプ、R1,R2,R11,R12……抵抗、Q1〜Q4,Q30,Q40……NPN
トランジスタ。
御回路を示す回路図、第２図はこの発明の第２の実施例
に係るリアクタンス制御回路を示す回路図、第３図は第
１図に示したリアクタンス制御回路のリアクタンス制御
特性を示す図、第４図は従来のリアクタンス制御回路を
示す回路図である。 11……低域通過型フィルタ、12……差動回路、14……可
変リアクタンス回路、16……発振回路、20,30……DCア
ンプ、R1,R2,R11,R12……抵抗、Q1〜Q4,Q30,Q40……NPN
トランジスタ。
Claims (2)
- 【請求項１】第１および第２の差動トランジスタ対を備
え、これら差動トランジスタ対に流れる電流量によって
リアクタンス成分が制御される可変リアクタンス回路
と、入力電圧に応じた第１および第２の電流を生成する
差動回路と、この差動回路から出力される第１および第
２の電流を増幅して出力し、リアクタンス成分を制御す
るためにその出力電流を前記可変リアクタンス回路に供
給する直流増幅回路とを具備し、 前記直流増幅回路は、前記差動回路から出力される第１
および第２の電流を受けとるための第１および第２の入
力端子と、前記可変リアクタンス回路に出力電流を供給
するための第１および第２の出力端子と、この第１の出
力端子にコレクタが結合され、エミッタが所定電位供給
端子に結合された第１のトランジスタと、前記第２の出
力端子にコレクタが結合され、エミッタが前記所定電位
供給端子に結合された第２のトランジスタと、前記第１
のトランジスタのベースにコレクタが結合され、エミッ
タが前記所定電位供給端子に結合された第３のトランジ
スタと、前記第２のトランジスタのベースにコレクタが
結合され、エミッタが前記所定電位供給端子に結合さ
れ、ベースが前記第３のトランジスタのベースに結合さ
れた第４のトランジスタと、前記第１の入力端子と前記
第３および第４のトランジスタの共通ベース間に接続さ
れた第１のインピーダンス素子と、前記第２の入力端子
と前記第３および第４のトランジスタの共通ベース間に
接続された第２のインピーダンス素子と、前記第１の入
力端子と前記第１のトランジスタのベース間に接続され
た第３のインピーダンス素子と、前記第２の入力端子と
前記第２のトランジスタのベース間に接続された第４の
インピーダンス素子とを具備していることを特徴とする
リアクタンス制御回路。 - 【請求項２】第１および第２の差動トランジスタ対を備
え、これら差動トランジスタ対に流れる電流量によって
リアクタンス成分が制御される可変リアクタンス回路
と、入力電圧に応じた第１および第２の電流を生成する
差動回路と、この差動回路から出力される第１および第
２の電流を増幅して出力し、リアクタンス成分を制御す
るためにその出力電流を前記可変リアクタンス回路に供
給する直流増幅回路とを具備し、 前記直流増幅回路は、前記差動回路から出力される第１
および第２の電流を受けとるための第１および第２の入
力端子と、前記可変リアクタンス回路に出力電流を供給
するための第１および第２の出力端子と、この第１の出
力端子にコレクタが結合され、エミッタが所定電位供給
端子に結合され、ベースが前記第１の入力端子に結合さ
れた第１のトランジスタと、前記第２の出力端子にコレ
クタが結合され、エミッタが前記所定電位供給端子に結
合され、ベースが前記第２の入力端子に結合された第２
のトランジスタと、前記第１のトランジスタのベースに
コレクタが結合され、エミッタが前記所定電位供給端子
に結合され、前記第１のトランジスタよりもそのエミッ
タ面積がＮ倍大きく設定された第３のトランジスタと、
前記第２のトランジスタのベースにコレクタが結合さ
れ、エミッタが前記所定電位供給端子に結合され、ベー
スが前記第３のトランジスタのベースに結合され、エミ
ッタ面積が前記第２のトランジスタよりもＮ倍大きく設
定された第４のトランジスタと、前記第１の入力端子と
前記第３および第４のトランジスタの共通ベース間に接
続された第１のインピーダンス素子と、前記第２の入力
端子と前記第３および第４のトランジスタの共通ベース
間に接続された第２のインピーダンス素子とを具備して
いることを特徴とするリアクタンス制御回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065861A JPH0691413B2 (ja) | 1989-03-20 | 1989-03-20 | リアクタンス制御回路 |
| US07/492,481 US5030927A (en) | 1989-03-20 | 1990-03-12 | Reactance control circuit with a DC amplifier for minimizing a variation of a reference reactance value |
| KR1019900003654A KR930007762B1 (ko) | 1989-03-20 | 1990-03-19 | 리액턴스 제어회로 |
| EP90105244A EP0388890B1 (en) | 1989-03-20 | 1990-03-20 | Reactance control circuit with a DC amplifier for minimizing a variation of a reference reactance value |
| DE69023373T DE69023373T2 (de) | 1989-03-20 | 1990-03-20 | Reaktanzsteuerschaltung mit einem Gleichstromverstärker zur Minimalisierung der Änderung eines Referenz-Reaktanzwertes. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065861A JPH0691413B2 (ja) | 1989-03-20 | 1989-03-20 | リアクタンス制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02246411A JPH02246411A (ja) | 1990-10-02 |
| JPH0691413B2 true JPH0691413B2 (ja) | 1994-11-14 |
Family
ID=13299213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1065861A Expired - Lifetime JPH0691413B2 (ja) | 1989-03-20 | 1989-03-20 | リアクタンス制御回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5030927A (ja) |
| EP (1) | EP0388890B1 (ja) |
| JP (1) | JPH0691413B2 (ja) |
| KR (1) | KR930007762B1 (ja) |
| DE (1) | DE69023373T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9027738D0 (en) * | 1990-12-20 | 1991-02-13 | Stc Plc | Crystal oscillator |
| DE59107631D1 (de) * | 1991-04-19 | 1996-05-02 | Siemens Ag | Oszillatorschaltung |
| US5256991A (en) * | 1992-05-15 | 1993-10-26 | Iowa State University Research Foundation, Inc. | Broadband microwave active inductor circuit |
| JP3360983B2 (ja) * | 1995-08-28 | 2003-01-07 | 東芝デジタルメディアエンジニアリング株式会社 | 可変リアクタンス回路および電圧可変発振回路 |
| EP0772289A1 (fr) * | 1995-10-31 | 1997-05-07 | Philips Composants Et Semiconducteurs | Dispositif, de type boucle à verrouillage de phase, pour la démodulation d'un signal modulé en fréquence |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4286235A (en) * | 1979-06-25 | 1981-08-25 | Rca Corporation | VFO having plural feedback loops |
| JPS5957515A (ja) * | 1982-09-27 | 1984-04-03 | Sanyo Electric Co Ltd | 可変リアクタンス回路 |
| CA1215437A (en) * | 1983-05-25 | 1986-12-16 | Sony Corporation | Variable frequency oscillating circuit |
| JPH061853B2 (ja) * | 1985-12-20 | 1994-01-05 | 株式会社東芝 | 可変周波数発振回路 |
| US4706045A (en) * | 1986-12-10 | 1987-11-10 | Western Digital Corporation | Voltage controlled oscillator with dual loop resonant tank circuit |
-
1989
- 1989-03-20 JP JP1065861A patent/JPH0691413B2/ja not_active Expired - Lifetime
-
1990
- 1990-03-12 US US07/492,481 patent/US5030927A/en not_active Expired - Lifetime
- 1990-03-19 KR KR1019900003654A patent/KR930007762B1/ko not_active Expired - Fee Related
- 1990-03-20 DE DE69023373T patent/DE69023373T2/de not_active Expired - Fee Related
- 1990-03-20 EP EP90105244A patent/EP0388890B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0388890A3 (en) | 1991-07-24 |
| DE69023373D1 (de) | 1995-12-14 |
| EP0388890B1 (en) | 1995-11-08 |
| US5030927A (en) | 1991-07-09 |
| KR930007762B1 (ko) | 1993-08-18 |
| KR900015449A (ko) | 1990-10-27 |
| DE69023373T2 (de) | 1996-04-25 |
| JPH02246411A (ja) | 1990-10-02 |
| EP0388890A2 (en) | 1990-09-26 |
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Legal Events
| Date | Code | Title | Description |
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