JPH02246411A - リアクタンス制御回路 - Google Patents
リアクタンス制御回路Info
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- JPH02246411A JPH02246411A JP1065861A JP6586189A JPH02246411A JP H02246411 A JPH02246411 A JP H02246411A JP 1065861 A JP1065861 A JP 1065861A JP 6586189 A JP6586189 A JP 6586189A JP H02246411 A JPH02246411 A JP H02246411A
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- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
- H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
- H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device
- H03B5/366—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device and comprising means for varying the frequency by a variable voltage or current
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J7/00—Automatic frequency control; Automatic scanning over a band of frequencies
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/46—One-port networks
- H03H11/48—One-port networks simulating reactances
Landscapes
- Networks Using Active Elements (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はリアクタンス制御回路に関し、特に無調整型
ＰＬＬマルチプレックス回路に使用されるリアクタンス
制御回路に関する。
ＰＬＬマルチプレックス回路に使用されるリアクタンス
制御回路に関する。
（従来の技術）
第４図に無調整型ＰＬＬマルチプレックス回路に使用さ
れる従来のリアクタンス制御回路を示す。例えば位相比
較器から出力される入力電圧Ｖｉｎは低域通過型フィル
タｉｔにより平滑化された後、ＰＮＰ ｌ−ランジスタ
Ｑｌｌのベースに供給される。また、ＰＮＰトランジス
タＱ１２のベースには、基準電圧Ｖｒｅｒｌが供給され
る。したがって、トランジスタＱ１１． Ｑ１２および
抵抗Ｒ８より成る差動回路１２は、入力電圧Ｖｉｎと基
準電圧ＶＰｏｒｌとの差電圧に応じた電流ＸＩ、Ｉ２を
出力する。電流１１．１２はＮＰＮ）ランジスタＱ１〜
Ｑ４、および抵抗Ｒ１，Ｒ２より構成されるＤＣアンプ
１３によって増幅され、そのＤＣアンプ１３の出力電流
１３、Ｉ４は可変リアクタンス回路１４に供給される。
れる従来のリアクタンス制御回路を示す。例えば位相比
較器から出力される入力電圧Ｖｉｎは低域通過型フィル
タｉｔにより平滑化された後、ＰＮＰ ｌ−ランジスタ
Ｑｌｌのベースに供給される。また、ＰＮＰトランジス
タＱ１２のベースには、基準電圧Ｖｒｅｒｌが供給され
る。したがって、トランジスタＱ１１． Ｑ１２および
抵抗Ｒ８より成る差動回路１２は、入力電圧Ｖｉｎと基
準電圧ＶＰｏｒｌとの差電圧に応じた電流ＸＩ、Ｉ２を
出力する。電流１１．１２はＮＰＮ）ランジスタＱ１〜
Ｑ４、および抵抗Ｒ１，Ｒ２より構成されるＤＣアンプ
１３によって増幅され、そのＤＣアンプ１３の出力電流
１３、Ｉ４は可変リアクタンス回路１４に供給される。
可変リアクタンス回路１４は、電流Ｉ３およびＩ４の電
流比に基づいてそのリアクタンス成分が制御される構成
である。すなわち、可変リアクタンス回路Ｉ４には、Ｎ
ＰＮ ）ランジスタＱ５．Ｑ８を含む第１の差動トラン
ジスタ対１４１と、ＮＰＮトランジスタＱ７．Ｑ８を含
む第２の差動トランジスタ対１４２が設けられており、
これら差動トランジスタ対１４１の共通エミッタは抵抗
Ｒ３を介してＤＣアンプ１３の第１の電流出力端子に接
続さ４１、差動トランジスタ対１４２の共通エミッタは
抵抗Ｒ４を介してＤＣアンプ１３の第２の電流出力端子
に接続されている。また、これら差動トランジスタ対１
４１ 、１４２には、負荷回路としてＰＮＰトランジス
タＱ９．Ｑ１０．および抵抗Ｒ６，Ｒ７より成るカレン
トミラー回路１４３が接続されている。
流比に基づいてそのリアクタンス成分が制御される構成
である。すなわち、可変リアクタンス回路Ｉ４には、Ｎ
ＰＮ ）ランジスタＱ５．Ｑ８を含む第１の差動トラン
ジスタ対１４１と、ＮＰＮトランジスタＱ７．Ｑ８を含
む第２の差動トランジスタ対１４２が設けられており、
これら差動トランジスタ対１４１の共通エミッタは抵抗
Ｒ３を介してＤＣアンプ１３の第１の電流出力端子に接
続さ４１、差動トランジスタ対１４２の共通エミッタは
抵抗Ｒ４を介してＤＣアンプ１３の第２の電流出力端子
に接続されている。また、これら差動トランジスタ対１
４１ 、１４２には、負荷回路としてＰＮＰトランジス
タＱ９．Ｑ１０．および抵抗Ｒ６，Ｒ７より成るカレン
トミラー回路１４３が接続されている。
トランジスタＱ６およびＱ７のべ〜スには基Ｌ＄雷電圧
ｒｏｒ２端子が供給されている。一方、トランジスタ
Ｑ５およびＱ８のベースは、基準電圧Ｖ ｒｅｒ２端子
と発振回路ＩＢの出力端子間に直列接続された抵抗Ｒ５
およびキャパシタＣ１の接続ノードに接続されており、
これらトランジスタＱ５およびＱ８のベースにはキャパ
シタＣ１を介して発振回路１６の発振出力が供給される
。
ｒｏｒ２端子が供給されている。一方、トランジスタ
Ｑ５およびＱ８のベースは、基準電圧Ｖ ｒｅｒ２端子
と発振回路ＩＢの出力端子間に直列接続された抵抗Ｒ５
およびキャパシタＣ１の接続ノードに接続されており、
これらトランジスタＱ５およびＱ８のベースにはキャパ
シタＣ１を介して発振回路１６の発振出力が供給される
。
発振回路ｉ６は、発振器１８１とセラミック共振子１６
２より構成されており、その発振周波数はセラミック共
振子１６２の共振周波数および可変リアクタンス回路１
４のリアクタンス値によって決・定される。
２より構成されており、その発振周波数はセラミック共
振子１６２の共振周波数および可変リアクタンス回路１
４のリアクタンス値によって決・定される。
セラミック共振子１８２から見た可変リアクタンス回路
１４のリアクタンスは、電流Ｉ３が流れ電流Ｉ４が流れ
ない場合は、 Ｃｏ＋＝ （１＋ｇｍ ψＲ５）ＣＩで与えられ、
また電流■３が流れず電流Ｉ４が流れる場合は、 Ｃｏ−−（１−ｇｍ ・Ｒ５） ＣＩ で与えられる。ここで、ｇ−はトランジスタＱ５〜Ｑ８
の相互コンダクタンスである。
１４のリアクタンスは、電流Ｉ３が流れ電流Ｉ４が流れ
ない場合は、 Ｃｏ＋＝ （１＋ｇｍ ψＲ５）ＣＩで与えられ、
また電流■３が流れず電流Ｉ４が流れる場合は、 Ｃｏ−−（１−ｇｍ ・Ｒ５） ＣＩ で与えられる。ここで、ｇ−はトランジスタＱ５〜Ｑ８
の相互コンダクタンスである。
このように、電流■３と１４の電流比によってセラミッ
ク共振子１６２の並列容量が変化し、これによって発振
回路１Ｂの発振周波数が制御される。
ク共振子１６２の並列容量が変化し、これによって発振
回路１Ｂの発振周波数が制御される。
しかしながら、このリアクタンス制御回路においては、
ＤＣアンプ１３のトランジスタＱ１〜Ｑ４には常にバイ
アス電流Ｉｆ、！２が供給されているので、トランジス
タＱ３およびＱ４、ＱｊおよびＱ２の各々のベアバラツ
キによって可変リアクタンス回路１４のバイアス電流１
３．１４が変動する欠点がある。このため、無信号時す
なわち入力信号Ｖｌｎ−０でトランジスタＱｌｌおよび
Ｑｊ２のベース電位が共に基準電圧ＶｒｅＨに等しい場
合でも、電流！３と電流１４間に電流差が生じてしまい
、可変リアクタンス回路１４に不用なりアクダンス成分
が発生する。したがって、無信号時には発振回路１Ｂの
発振周波数は本来はセラミック共振子１８１とキャパシ
タＣ１のみで決定されるはずであるが、先のリアクタン
ス成分により並列共振周波数が影響を受けるために、フ
リーラン周波数が基準値からずれてしまう。
ＤＣアンプ１３のトランジスタＱ１〜Ｑ４には常にバイ
アス電流Ｉｆ、！２が供給されているので、トランジス
タＱ３およびＱ４、ＱｊおよびＱ２の各々のベアバラツ
キによって可変リアクタンス回路１４のバイアス電流１
３．１４が変動する欠点がある。このため、無信号時す
なわち入力信号Ｖｌｎ−０でトランジスタＱｌｌおよび
Ｑｊ２のベース電位が共に基準電圧ＶｒｅＨに等しい場
合でも、電流！３と電流１４間に電流差が生じてしまい
、可変リアクタンス回路１４に不用なりアクダンス成分
が発生する。したがって、無信号時には発振回路１Ｂの
発振周波数は本来はセラミック共振子１８１とキャパシ
タＣ１のみで決定されるはずであるが、先のリアクタン
ス成分により並列共振周波数が影響を受けるために、フ
リーラン周波数が基準値からずれてしまう。
特に、差動回路１２のトランジスタＱ１１． Ｑｊ２に
ベアバラツキが発生した場合には、その誤差分はＤＣア
ンプ１３によって増幅されるため、フリーラン周波数は
大きくずれてしまうことになる。トランジスタＱ１１．
Ｑｊ２の電流を絞り、ＤＣアンプ１３のバイアス電流
を小さくすることでバラツキにより生ずるリアクタンス
成分の発生を抑えることは１つの手法であるが、しかし
このようにするとＤＣアンプ１３のゲインも低下するた
め全体としてループゲインが下がり、所望のキャプチャ
ー ロックレンジを保てないという不具合が生じる。
ベアバラツキが発生した場合には、その誤差分はＤＣア
ンプ１３によって増幅されるため、フリーラン周波数は
大きくずれてしまうことになる。トランジスタＱ１１．
Ｑｊ２の電流を絞り、ＤＣアンプ１３のバイアス電流
を小さくすることでバラツキにより生ずるリアクタンス
成分の発生を抑えることは１つの手法であるが、しかし
このようにするとＤＣアンプ１３のゲインも低下するた
め全体としてループゲインが下がり、所望のキャプチャ
ー ロックレンジを保てないという不具合が生じる。
（発明が解決しようとする課題）
この発明は前述の事情に鑑みなされたもので、従来では
トランジスタのベアバラツキによりフリーラン周波数が
ずれ易かった点を改善し、所望のＤＣアンプゲインを犠
牲にせずに無信号時における可変リアクタンス回路のバ
イアス電流を抑えられるようにし、フリーラン周波数の
ずれを小さくできる可変リアクタンス回路を提供するこ
とを目的とする。
トランジスタのベアバラツキによりフリーラン周波数が
ずれ易かった点を改善し、所望のＤＣアンプゲインを犠
牲にせずに無信号時における可変リアクタンス回路のバ
イアス電流を抑えられるようにし、フリーラン周波数の
ずれを小さくできる可変リアクタンス回路を提供するこ
とを目的とする。
この発明は、第１および第２の差動トランジスタ対を備
え、これら差動トランジスタ対に流れる電流量によって
リアクタンス成分が制御される可変リアクタンス回路で
あって、入力電圧に応じた第１および第２の電流を生成
する差動回路と、この差動回路から出力される第１およ
び第２の電流を増幅して出力し、前記リアクタンス成分
を制御するためにその出力電流を前記可変リアクタンス
回路に供給する直流増幅回路とを具備し、前記直流増幅
回路は、前記差動回路から出力される第１および第２の
電流を受けとるための第１および第２の入力端子と、前
記可変リアクタンス回路に出力電流を供給するための第
１および第２の出力端子と、この第１の出力端子にコレ
クタが結合され、エミッタが所定電位供給端子に結合さ
れた第１のトランジスタと、前記ｍ２の出力端子にコレ
クタが結合され、エミッタが前記所定電位供給端子に結
合された第２のトランジスタと、前記第１のトランジス
タのベースにコレクタが結合され、エミッタが前記所定
電位供給端子に結合された第３のトランジスタと、前記
第２のトランジスタのベースにコレクタが結合され、エ
ミッタが前記所定電位供給端子に結合され、ベースが前
記第３のトランジスタのベースに結合された第４のトラ
ンジスタと、前記第１の入力端子と前記第３および第４
のトランジスタの共通ベース間に接続された第１のイン
ピーダンス素子と、前記第２の入力端子と前記第３およ
び第４のトランジスタの共通ベース間に接続された第２
のインピーダンス素子と、前記第１の入力端子と前記第
１のトランジスタのベース間に接続された第３のインピ
ーダンス素子と、前記第２の入力端子と前記第２のトラ
ンジスタのベース間に接続された第４のインピーダンス
素子とを具備していることを第１の特徴とする。
え、これら差動トランジスタ対に流れる電流量によって
リアクタンス成分が制御される可変リアクタンス回路で
あって、入力電圧に応じた第１および第２の電流を生成
する差動回路と、この差動回路から出力される第１およ
び第２の電流を増幅して出力し、前記リアクタンス成分
を制御するためにその出力電流を前記可変リアクタンス
回路に供給する直流増幅回路とを具備し、前記直流増幅
回路は、前記差動回路から出力される第１および第２の
電流を受けとるための第１および第２の入力端子と、前
記可変リアクタンス回路に出力電流を供給するための第
１および第２の出力端子と、この第１の出力端子にコレ
クタが結合され、エミッタが所定電位供給端子に結合さ
れた第１のトランジスタと、前記ｍ２の出力端子にコレ
クタが結合され、エミッタが前記所定電位供給端子に結
合された第２のトランジスタと、前記第１のトランジス
タのベースにコレクタが結合され、エミッタが前記所定
電位供給端子に結合された第３のトランジスタと、前記
第２のトランジスタのベースにコレクタが結合され、エ
ミッタが前記所定電位供給端子に結合され、ベースが前
記第３のトランジスタのベースに結合された第４のトラ
ンジスタと、前記第１の入力端子と前記第３および第４
のトランジスタの共通ベース間に接続された第１のイン
ピーダンス素子と、前記第２の入力端子と前記第３およ
び第４のトランジスタの共通ベース間に接続された第２
のインピーダンス素子と、前記第１の入力端子と前記第
１のトランジスタのベース間に接続された第３のインピ
ーダンス素子と、前記第２の入力端子と前記第２のトラ
ンジスタのベース間に接続された第４のインピーダンス
素子とを具備していることを第１の特徴とする。
このリアクタンス制御回路にあっては、無信号時におい
ては第１および第２のトランジスタに流れる電流を第３
および第４の・インピーダンス素子により小さく抑える
ことができ７、また信号入力時には第１および第２のイ
ンピーダンス素子・よって第１のトランジスタのベース
と第２のトランジスタのベース間に所望の電位差を発生
することができる。したがって、有信号時のＤＣアンプ
出力電流を実質的に損うことなく、無信号時にはフリー
ラン周波数の変動を抑制できる。
ては第１および第２のトランジスタに流れる電流を第３
および第４の・インピーダンス素子により小さく抑える
ことができ７、また信号入力時には第１および第２のイ
ンピーダンス素子・よって第１のトランジスタのベース
と第２のトランジスタのベース間に所望の電位差を発生
することができる。したがって、有信号時のＤＣアンプ
出力電流を実質的に損うことなく、無信号時にはフリー
ラン周波数の変動を抑制できる。
また、第３および第４のインピーダンス素子を設ける代
わりに、第１および第２のトランジスタよりも第３およ
び第４のトランジスタのエミッタ面積を大きく設定する
ことによって、無信号時に第１および第２のトランジス
タに流れる電流を抑制することができる。
わりに、第１および第２のトランジスタよりも第３およ
び第４のトランジスタのエミッタ面積を大きく設定する
ことによって、無信号時に第１および第２のトランジス
タに流れる電流を抑制することができる。
（実施例）
以下、図面を参照してこの発明の詳細な説明する。
第１図にこの発明の一実施例に係るリアクタンス制御回
路を示す。このリアクタンス制御回路は第４図の従来の
回路と同様に可変リアクタンス回路１４のリアクタンス
をＤＣアンプの出力電流によって制御する構成であるが
、従来のＤＣアンプ１３の代わりにＤＣアンプ２ｏが設
けられている。
路を示す。このリアクタンス制御回路は第４図の従来の
回路と同様に可変リアクタンス回路１４のリアクタンス
をＤＣアンプの出力電流によって制御する構成であるが
、従来のＤＣアンプ１３の代わりにＤＣアンプ２ｏが設
けられている。
このＤＣアンプ２０には、従来のＤＣアンプ１３の構成
に加えて抵抗Ｒ１１，Ｒ１２が設けられている。
に加えて抵抗Ｒ１１，Ｒ１２が設けられている。
すなわち、このＤＣアンプ２ｏにおいては、ＮＰＮトラ
ンジスタＱｌは電流１３を出力するための第１の電流出
力ノードＣに接続され、そのエミッタは接地端子に接続
されている。同様に、ＮＰＮトランジスタＱ２は電流Ｉ
４を出力するための第２の電流出力ノードＤに接続され
、エミッタは接地端子に接続されでいる。トランジスタ
Ｑ１のベースにはトランジスタＱ３のコレクタが接続さ
れ、そのトランジスタＱ３のエミッタは接地端子に接続
されている。トランジスタＱ２のベースにはＮＰＮ ）
ランジスタＱ４のニコレクタが接続され、そのトランジ
スタＱ４のエミッタは接地端子に、ベースはトランジス
タＱ３のベースに接続されている。差動回路１２からの
出力電流１１を受取るための第１の入力、ノードＡとト
ランジスタＱ３の３１７２７間には抵抗Ｒ１ｉが接続さ
れ、差動回路１２からの出力電流１２を受取るための第
２の入力ノードＢとトランジスタＱ４のコレクタ間には
抵抗Ｒ１２が接続されている。また、入カッ−ドＡとト
ランジスタＱ３．Ｑ４の共通ベース間には抵抗Ｒ１が接
続され、人力ノードＢとトランジスタＱ３．Ｑ４の共通
ベース間には抵抗Ｒ２が接続されている。ここで、抵抗
Ｒ１とＲ２の抵抗値は等しく、抵抗Ｒ３とＲ４の抵抗値
も等しくなっている。
ンジスタＱｌは電流１３を出力するための第１の電流出
力ノードＣに接続され、そのエミッタは接地端子に接続
されている。同様に、ＮＰＮトランジスタＱ２は電流Ｉ
４を出力するための第２の電流出力ノードＤに接続され
、エミッタは接地端子に接続されでいる。トランジスタ
Ｑ１のベースにはトランジスタＱ３のコレクタが接続さ
れ、そのトランジスタＱ３のエミッタは接地端子に接続
されている。トランジスタＱ２のベースにはＮＰＮ ）
ランジスタＱ４のニコレクタが接続され、そのトランジ
スタＱ４のエミッタは接地端子に、ベースはトランジス
タＱ３のベースに接続されている。差動回路１２からの
出力電流１１を受取るための第１の入力、ノードＡとト
ランジスタＱ３の３１７２７間には抵抗Ｒ１ｉが接続さ
れ、差動回路１２からの出力電流１２を受取るための第
２の入力ノードＢとトランジスタＱ４のコレクタ間には
抵抗Ｒ１２が接続されている。また、入カッ−ドＡとト
ランジスタＱ３．Ｑ４の共通ベース間には抵抗Ｒ１が接
続され、人力ノードＢとトランジスタＱ３．Ｑ４の共通
ベース間には抵抗Ｒ２が接続されている。ここで、抵抗
Ｒ１とＲ２の抵抗値は等しく、抵抗Ｒ３とＲ４の抵抗値
も等しくなっている。
このＤＣアンプ２０において、無信号時においては１１
−１２であり、抵抗Ｒ１とＲ１１の接続点の電位と、担
１抗Ｒ１２とＲ１２の接続点の電位はほぼ等し、いので
、抵抗Ｒ１，Ｒ２に流れる電流はほとんど無視できる。
−１２であり、抵抗Ｒ１とＲ１１の接続点の電位と、担
１抗Ｒ１２とＲ１２の接続点の電位はほぼ等し、いので
、抵抗Ｒ１，Ｒ２に流れる電流はほとんど無視できる。
また、抵抗Ｒ１１，Ｒ１２には電流！（−ＩＩ−Ｉ２）
が流れるので、抵抗Ｒ１１，Ｒ１２の抵抗値をＲとする
と、トランジスタＱ３およびＱ４のコレクタ電位はその
トランジスタＱ３およびＱ４のベース電位よりＲ１だけ
低くなる。可変リアクタンス回路１４に電流を供給する
トランジスタＱ１．Ｑ２のベースはトランジスタＱ３．
Ｑ４のコレクタにそれぞれ接続されているので、トラン
ジスタＱｌ、Ｑ２のベース・エミッタ間電圧ＶＩ３Ｂは
トランジスタＱ３．Ｑ４のＶＢＥよりもＲ１だけ小さく
なる。すなわち、１３−Ｉ４ （−１ｏｕｔ）とし、
トランジスタＱｌ−Ｑ４の各熱起電力をＶＴ （＝Ｋ
Ｔ／ｑ）とすると、（ｌｏｕｔ ／１）−ｅｘｐ （−
Ｒ１／ＶＴ）の関係が成立ち、可変リアクタンス回路１
４に供給されるバイアス電流を指数関数的に小さくする
ことが可能である。これにより、トランジスタＱ５〜Ｑ
８に流れる電流も小さくなるので、これらトランジスタ
のｇｍも小さくすることができる。したがって、トラン
ジスタＱ５．ＱＢおよびＱ７゜Ｑ８のｇｌがばらついて
もこれらトランジスタのｇｆｌｌはもともと小さいので
、等価リアクタンスタンスＣｏ±５−（１±ｇｍ ・Ｒ
５） ＣＩ ｌこおいて、発振周波数をばらつかせる原
因であるｇＩｌ−Ｒ５の項を小さくすることが可能にな
り、フリーラン周波数の変動を抑えることができる。
が流れるので、抵抗Ｒ１１，Ｒ１２の抵抗値をＲとする
と、トランジスタＱ３およびＱ４のコレクタ電位はその
トランジスタＱ３およびＱ４のベース電位よりＲ１だけ
低くなる。可変リアクタンス回路１４に電流を供給する
トランジスタＱ１．Ｑ２のベースはトランジスタＱ３．
Ｑ４のコレクタにそれぞれ接続されているので、トラン
ジスタＱｌ、Ｑ２のベース・エミッタ間電圧ＶＩ３Ｂは
トランジスタＱ３．Ｑ４のＶＢＥよりもＲ１だけ小さく
なる。すなわち、１３−Ｉ４ （−１ｏｕｔ）とし、
トランジスタＱｌ−Ｑ４の各熱起電力をＶＴ （＝Ｋ
Ｔ／ｑ）とすると、（ｌｏｕｔ ／１）−ｅｘｐ （−
Ｒ１／ＶＴ）の関係が成立ち、可変リアクタンス回路１
４に供給されるバイアス電流を指数関数的に小さくする
ことが可能である。これにより、トランジスタＱ５〜Ｑ
８に流れる電流も小さくなるので、これらトランジスタ
のｇｍも小さくすることができる。したがって、トラン
ジスタＱ５．ＱＢおよびＱ７゜Ｑ８のｇｌがばらついて
もこれらトランジスタのｇｆｌｌはもともと小さいので
、等価リアクタンスタンスＣｏ±５−（１±ｇｍ ・Ｒ
５） ＣＩ ｌこおいて、発振周波数をばらつかせる原
因であるｇＩｌ−Ｒ５の項を小さくすることが可能にな
り、フリーラン周波数の変動を抑えることができる。
一方、信号入力時において、例えば電流１１がｌからΔ
Ｉだけ変化し、電流Ｉ２が！から−ΔＩだけ変化した場
合には、トランジスタＱ３とＱ４のベースが共通なため
、これらトランジスタＱ３およびＱ４のコレクタ電流は
共にＩｃで等しく、抵抗Ｒ１とＲ１１の接続点と抵抗Ｒ
２とＲ１２の接続点間には、（Ｒ１＋Ｒ２） ・ΔＩの
電位差が生じる。
Ｉだけ変化し、電流Ｉ２が！から−ΔＩだけ変化した場
合には、トランジスタＱ３とＱ４のベースが共通なため
、これらトランジスタＱ３およびＱ４のコレクタ電流は
共にＩｃで等しく、抵抗Ｒ１とＲ１１の接続点と抵抗Ｒ
２とＲ１２の接続点間には、（Ｒ１＋Ｒ２） ・ΔＩの
電位差が生じる。
ところが、前述のようにトランジスタＱ３とＱ４のコレ
クタ電流は共にＩＣなので、抵抗Ｒ１１゜Ｒ１２による
電圧降下分は常にＲ−Ｉｃである。したがって、先の（
Ｒ１＋Ｒ２） ・Δ■の電位差は、トランジスタＱ３
のコレクタと抵抗Ｒ１１との接続点と、トランジスタＱ
４のコレクタと抵抗Ｒ１２との接続点間、すなわちトラ
ンジスタＱｌのベースとトランジスタＱ２のベース間に
現われる。これにより、電流１３．１４の値が制御され
、可変リアクタンス回路１４が制御される。
クタ電流は共にＩＣなので、抵抗Ｒ１１゜Ｒ１２による
電圧降下分は常にＲ−Ｉｃである。したがって、先の（
Ｒ１＋Ｒ２） ・Δ■の電位差は、トランジスタＱ３
のコレクタと抵抗Ｒ１１との接続点と、トランジスタＱ
４のコレクタと抵抗Ｒ１２との接続点間、すなわちトラ
ンジスタＱｌのベースとトランジスタＱ２のベース間に
現われる。これにより、電流１３．１４の値が制御され
、可変リアクタンス回路１４が制御される。
このように、このＤＣアンプ２０においては、無信号時
における電流ＩＳ、１４の値を小さく抑えることができ
、しかも信号入力時にはトランジスタＱｌとＱ２のベー
ス間に（Ｒ１＋Ｒ２） ・Δ■の電位差を与えることが
できるので、第４図の従来の回路とほぼ同様のＤＣアン
プ出力電流（可変リアクタンス回路への出力電流）を保
持できる。
における電流ＩＳ、１４の値を小さく抑えることができ
、しかも信号入力時にはトランジスタＱｌとＱ２のベー
ス間に（Ｒ１＋Ｒ２） ・Δ■の電位差を与えることが
できるので、第４図の従来の回路とほぼ同様のＤＣアン
プ出力電流（可変リアクタンス回路への出力電流）を保
持できる。
また、このＤＣアンプ２０においては、Ｒ−１ｃの値を
大きくとり過ぎると信号入力時にトランジスタＱ ｌ、
Ｑ ２の両方ともオン状態にならない場合が生じるので
、Ｒ−１ｃの値は弱入力のキャプチャー特性を損わない
ように設定する必要がある。
大きくとり過ぎると信号入力時にトランジスタＱ ｌ、
Ｑ ２の両方ともオン状態にならない場合が生じるので
、Ｒ−１ｃの値は弱入力のキャプチャー特性を損わない
ように設定する必要がある。
第２図はこの発明の第２の実施例を示すもので、ＤＣア
ンプ３０にはエミッタ面積の大きいＮＰＮトランジスタ
Ｑ３０． ０４０が設けられており、これらトランジス
タＱ３０．０４０によって無信号時における出力電流１
３．１４の値を小さく抑える構成になっている。すなわ
ち、ＤＣアンプ３０においては、電ｍ１３を出力するＮ
ＰＮ ）ランジスタＱｌに対してエミッタ面積がＮ倍大
きく設定されたＮＰＮトランジスタＱ３０と、電流１４
を出力するＮＰＮトランジスタＱ２に対してエミッタ面
積がＮ倍大きく設定されたＮＰＮ ）ランジスタＱ４０
が設けられている。トランジスタＱ３０のコレクタはト
ランジスタＱｌのベースに接続され、エミッタは接地端
子に接続されている。また、トランジスタＱ４０のコレ
クタはトランジスタＱ２のベースに接続され、エミッタ
は接地端子に接続されている。
ンプ３０にはエミッタ面積の大きいＮＰＮトランジスタ
Ｑ３０． ０４０が設けられており、これらトランジス
タＱ３０．０４０によって無信号時における出力電流１
３．１４の値を小さく抑える構成になっている。すなわ
ち、ＤＣアンプ３０においては、電ｍ１３を出力するＮ
ＰＮ ）ランジスタＱｌに対してエミッタ面積がＮ倍大
きく設定されたＮＰＮトランジスタＱ３０と、電流１４
を出力するＮＰＮトランジスタＱ２に対してエミッタ面
積がＮ倍大きく設定されたＮＰＮ ）ランジスタＱ４０
が設けられている。トランジスタＱ３０のコレクタはト
ランジスタＱｌのベースに接続され、エミッタは接地端
子に接続されている。また、トランジスタＱ４０のコレ
クタはトランジスタＱ２のベースに接続され、エミッタ
は接地端子に接続されている。
このＤＣアンプ３０においても、第１図のＤＣアンプ２
０と同様に、無信号時における電流１３゜Ｉ４の値を小
さく抑えることができ、しかも信号入力時にはトランジ
スタＱｌとＱ２のベース間に（Ｒ１＋Ｒ２）−ΔＩの電
位差を与えることができる。
０と同様に、無信号時における電流１３゜Ｉ４の値を小
さく抑えることができ、しかも信号入力時にはトランジ
スタＱｌとＱ２のベース間に（Ｒ１＋Ｒ２）−ΔＩの電
位差を与えることができる。
第３図は第１図に示したリアクタンス制御回路のリアク
タンス制御特性図であり、トランジスタのベアバラツキ
により無信号時において電流Ｉ３と１４間に誤差が生じ
た時のセラミック共振子ＩＢ２から見た等価リアクタン
スの推移が示されている。この特性図は、第１図の回路
について、Ｃ１−１０ｐＦ、Ｒ５−２，７にΩ、Ｉｆ、
１２−１００μＡ、Ｒ３−Ｒ４−６００Ωとした場合の
ものである。図から明らかなように、この発明において
はトランジスタのベアバラツキに伴う等価リアクタンス
Ｃｏの変動を非常に小さく抑えることが可能になる。
タンス制御特性図であり、トランジスタのベアバラツキ
により無信号時において電流Ｉ３と１４間に誤差が生じ
た時のセラミック共振子ＩＢ２から見た等価リアクタン
スの推移が示されている。この特性図は、第１図の回路
について、Ｃ１−１０ｐＦ、Ｒ５−２，７にΩ、Ｉｆ、
１２−１００μＡ、Ｒ３−Ｒ４−６００Ωとした場合の
ものである。図から明らかなように、この発明において
はトランジスタのベアバラツキに伴う等価リアクタンス
Ｃｏの変動を非常に小さく抑えることが可能になる。
［発明の効果］
以上のように、この発明によれば、有信号時はＤＣアン
プ出力電流（可変リアクタンスの制ｇＪ電流）を損うこ
となく、無信号時においては可変リアクタンス回路のバ
イアス電流を抑えることが可能となり、トランジスタの
ペアバラツキに起因するフリーラン周波数のずれを小さ
く抑えることができる。
プ出力電流（可変リアクタンスの制ｇＪ電流）を損うこ
となく、無信号時においては可変リアクタンス回路のバ
イアス電流を抑えることが可能となり、トランジスタの
ペアバラツキに起因するフリーラン周波数のずれを小さ
く抑えることができる。
第１図はこの発明の第１の実施例に係るリアクタンス制
御回路を示す回路図、第２図はこの発明の第２の実施例
に係るリアクタンス制御回路を示す回路図、第３図は第
１図に示したリアクタンス制御回路のリアクタンス制御
特性を示す図、第４図は従来のリアクタンス制御回路を
示す回路図である。 １１・・・低域通過型フィルタ、１２・・・差動回路、
１４・・・可変リアクタンス回路、１Ｂ・・・発振回路
、２０゜３０・・・ＤＣアンプ、Ｒ１、Ｒ２、Ｒ１１，
Ｒ１２・・・抵抗、Ｑｌ〜Ｑ４ 、 Ｑ３０． Ｑ
４０・・・ＮＰＮ ）ランジスタ。 出願人代理人 弁理士 鈴江武彦
御回路を示す回路図、第２図はこの発明の第２の実施例
に係るリアクタンス制御回路を示す回路図、第３図は第
１図に示したリアクタンス制御回路のリアクタンス制御
特性を示す図、第４図は従来のリアクタンス制御回路を
示す回路図である。 １１・・・低域通過型フィルタ、１２・・・差動回路、
１４・・・可変リアクタンス回路、１Ｂ・・・発振回路
、２０゜３０・・・ＤＣアンプ、Ｒ１、Ｒ２、Ｒ１１，
Ｒ１２・・・抵抗、Ｑｌ〜Ｑ４ 、 Ｑ３０． Ｑ
４０・・・ＮＰＮ ）ランジスタ。 出願人代理人 弁理士 鈴江武彦
Claims (2)
- （１）第１および第２の差動トランジスタ対を備え、こ
れら差動トランジスタ対に流れる電流量によってリアク
タンス成分が制御される可変リアクタンス回路と、入力
電圧に応じた第１および第２の電流を生成する差動回路
と、この差動回路から出力される第１および第２の電流
を増幅して出力し、リアクタンス成分を制御するために
その出力電流を前記可変リアクタンス回路に供給する直
流増幅回路とを具備し、 前記直流増幅回路は、前記差動回路から出力される第１
および第２の電流を受けとるための第１および第２の入
力端子と、前記可変リアクタンス回路に出力電流を供給
するための第１および第２の出力端子と、この第１の出
力端子にコレクタが結合され、エミッタが所定電位供給
端子に結合された第１のトランジスタと、前記第２の出
力端子にコレクタが結合され、エミッタが前記所定電位
供給端子に結合された第２のトランジスタと、前記第１
のトランジスタのベースにコレクタが結合され、エミッ
タが前記所定電位供給端子に結合された第３のトランジ
スタと、前記第２のトランジスタのベースにコレクタが
結合され、エミッタが前記所定電位供給端子に結合され
、ベースが前記第３のトランジスタのベースに結合され
た第４のトランジスタと、前記第１の入力端子と前記第
３および第４のトランジスタの共通ベース間に接続され
た第１のインピーダンス素子と、前記第２の入力端子と
前記第３および第４のトランジスタの共通ベース間に接
続された第２のインピーダンス素子と、前記第１の入力
端子と前記第１のトランジスタのベース間に接続された
第３のインピーダンス素子と、前記第２の入力端子と前
記第２のトランジスタのベース間に接続された第４のイ
ンピーダンス素子とを具備していることを特徴とするリ
アクタンス制御回路。 - （２）第１および第２の差動トランジスタ対を備え、こ
れら差動トランジスタ対に流れる電流量によってリアク
タンス成分が制御される可変リアクタンス回路と、入力
電圧に応じた第１および第２の電流を生成する差動回路
と、この差動回路から出力される第１および第２の電流
を増幅して出力し、リアクタンス成分を制御するために
その出力電流を前記可変リアクタンス回路に供給する直
流増幅回路とを具備し、 前記直流増幅回路は、前記差動回路から出力される第１
および第２の電流を受けとるための第１および第２の入
力端子と、前記可変リアクタンス回路に出力電流を供給
するための第１および第２の出力端子と、この第１の出
力端子にコレクタが結合され、エミッタが所定電位供給
端子に結合され、ベースが前記第１の入力端子に結合さ
れた第１のトランジスタと、前記第２の出力端子にコレ
クタが結合され、エミッタが前記所定電位供給端子に結
合され、ベースが前記第２の入力端子に結合された第２
のトランジスタと、前記第１のトランジスタのベースに
コレクタが結合され、エミッタが前記所定電位供給端子
に結合され、前記第１のトランジスタよりもそのエミッ
タ面積がＮ倍大きく設定された第３のトランジスタと、
前記第２のトランジスタのベースにコレクタが結合され
、エミッタが前記所定電位供給端子に結合され、ベース
が前記第３のトランジスタのベースに結合され、エミッ
タ面積が前記第２のトランジスタよりもＮ倍大きく設定
された第４のトランジスタと、前記第１の入力端子と前
記第３および第４のトランジスタの共通ベース間に接続
された第１のインピーダンス素子と、前記第２の入力端
子と前記第３および第４のトランジスタの共通ベース間
に接続された第２のインピーダンス素子とを具備してい
ることを特徴とするリアクタンス制御回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065861A JPH0691413B2 (ja) | 1989-03-20 | 1989-03-20 | リアクタンス制御回路 |
| US07/492,481 US5030927A (en) | 1989-03-20 | 1990-03-12 | Reactance control circuit with a DC amplifier for minimizing a variation of a reference reactance value |
| KR1019900003654A KR930007762B1 (ko) | 1989-03-20 | 1990-03-19 | 리액턴스 제어회로 |
| EP90105244A EP0388890B1 (en) | 1989-03-20 | 1990-03-20 | Reactance control circuit with a DC amplifier for minimizing a variation of a reference reactance value |
| DE69023373T DE69023373T2 (de) | 1989-03-20 | 1990-03-20 | Reaktanzsteuerschaltung mit einem Gleichstromverstärker zur Minimalisierung der Änderung eines Referenz-Reaktanzwertes. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1065861A JPH0691413B2 (ja) | 1989-03-20 | 1989-03-20 | リアクタンス制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02246411A true JPH02246411A (ja) | 1990-10-02 |
| JPH0691413B2 JPH0691413B2 (ja) | 1994-11-14 |
Family
ID=13299213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1065861A Expired - Lifetime JPH0691413B2 (ja) | 1989-03-20 | 1989-03-20 | リアクタンス制御回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5030927A (ja) |
| EP (1) | EP0388890B1 (ja) |
| JP (1) | JPH0691413B2 (ja) |
| KR (1) | KR930007762B1 (ja) |
| DE (1) | DE69023373T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9027738D0 (en) * | 1990-12-20 | 1991-02-13 | Stc Plc | Crystal oscillator |
| DE59107631D1 (de) * | 1991-04-19 | 1996-05-02 | Siemens Ag | Oszillatorschaltung |
| US5256991A (en) * | 1992-05-15 | 1993-10-26 | Iowa State University Research Foundation, Inc. | Broadband microwave active inductor circuit |
| JP3360983B2 (ja) * | 1995-08-28 | 2003-01-07 | 東芝デジタルメディアエンジニアリング株式会社 | 可変リアクタンス回路および電圧可変発振回路 |
| EP0772289A1 (fr) * | 1995-10-31 | 1997-05-07 | Philips Composants Et Semiconducteurs | Dispositif, de type boucle à verrouillage de phase, pour la démodulation d'un signal modulé en fréquence |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4286235A (en) * | 1979-06-25 | 1981-08-25 | Rca Corporation | VFO having plural feedback loops |
| JPS5957515A (ja) * | 1982-09-27 | 1984-04-03 | Sanyo Electric Co Ltd | 可変リアクタンス回路 |
| CA1215437A (en) * | 1983-05-25 | 1986-12-16 | Sony Corporation | Variable frequency oscillating circuit |
| JPH061853B2 (ja) * | 1985-12-20 | 1994-01-05 | 株式会社東芝 | 可変周波数発振回路 |
| US4706045A (en) * | 1986-12-10 | 1987-11-10 | Western Digital Corporation | Voltage controlled oscillator with dual loop resonant tank circuit |
-
1989
- 1989-03-20 JP JP1065861A patent/JPH0691413B2/ja not_active Expired - Lifetime
-
1990
- 1990-03-12 US US07/492,481 patent/US5030927A/en not_active Expired - Lifetime
- 1990-03-19 KR KR1019900003654A patent/KR930007762B1/ko not_active Expired - Fee Related
- 1990-03-20 DE DE69023373T patent/DE69023373T2/de not_active Expired - Fee Related
- 1990-03-20 EP EP90105244A patent/EP0388890B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0388890A3 (en) | 1991-07-24 |
| DE69023373D1 (de) | 1995-12-14 |
| EP0388890B1 (en) | 1995-11-08 |
| US5030927A (en) | 1991-07-09 |
| KR930007762B1 (ko) | 1993-08-18 |
| KR900015449A (ko) | 1990-10-27 |
| DE69023373T2 (de) | 1996-04-25 |
| JPH0691413B2 (ja) | 1994-11-14 |
| EP0388890A2 (en) | 1990-09-26 |
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Legal Events
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Free format text: PAYMENT UNTIL: 20071114 Year of fee payment: 13 |
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