JPH0691429B2 - リングオシレ−タ - Google Patents
リングオシレ−タInfo
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- JPH0691429B2 JPH0691429B2 JP62069619A JP6961987A JPH0691429B2 JP H0691429 B2 JPH0691429 B2 JP H0691429B2 JP 62069619 A JP62069619 A JP 62069619A JP 6961987 A JP6961987 A JP 6961987A JP H0691429 B2 JPH0691429 B2 JP H0691429B2
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- 230000010355 oscillation Effects 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 5
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- 238000010586 diagram Methods 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はリングオシレータに関する。
従来のリングオシレータは第４図に一例を示したよう
に、インバータを奇数段縦続接続し、最終段から初段に
帰還をかけることによって構成する。
に、インバータを奇数段縦続接続し、最終段から初段に
帰還をかけることによって構成する。
第４図において、ＰチャネルMOSFET Q1とＮチャネルMOS
FET Q2で第１段のCMOSインバータ、ＰチャネルMOSFET 3
とＮチャネルMOSFET Q4で第２段のCMOSインバータ、Ｐ
チャネルMOSFET Q5とＮチャネルMOSFET Q6で第３段のCM
OSインバータを構成しており、各段のCMOSインバータ間
の遅延時間を利用して発振パルスを発生させている。
FET Q2で第１段のCMOSインバータ、ＰチャネルMOSFET 3
とＮチャネルMOSFET Q4で第２段のCMOSインバータ、Ｐ
チャネルMOSFET Q5とＮチャネルMOSFET Q6で第３段のCM
OSインバータを構成しており、各段のCMOSインバータ間
の遅延時間を利用して発振パルスを発生させている。
上述した従来のリングオシレータは、各CMOSインバータ
の入力信号がトランジェント状態、すなわち、電位変遷
時にＰチャネルMOSFETとＮチャネルMOSFETそれぞれのス
レッショルド電位の間にある状態において、両トランジ
スタが共にオン状態になっているため、第５図で斜線を
施して示すように、貫通電流が流れる。
の入力信号がトランジェント状態、すなわち、電位変遷
時にＰチャネルMOSFETとＮチャネルMOSFETそれぞれのス
レッショルド電位の間にある状態において、両トランジ
スタが共にオン状態になっているため、第５図で斜線を
施して示すように、貫通電流が流れる。
なお、第５図において、実線はＰチャネルMOSFET Q1,Q3
およびQ5のソースドレイン間電流を示し、点線はＮチャ
ネルMOSFETQ2,Q4およびQ6のソースドレイン間電流を示
す。
およびQ5のソースドレイン間電流を示し、点線はＮチャ
ネルMOSFETQ2,Q4およびQ6のソースドレイン間電流を示
す。
この貫通電流はCMOSインバータの動作には不必要であ
り、かつリングオシレータにおいてはCMOSインバータの
入力信号のトランジェント状態は頻繁に現われるため、
失う電力が多大なものになるという問題点がある。
り、かつリングオシレータにおいてはCMOSインバータの
入力信号のトランジェント状態は頻繁に現われるため、
失う電力が多大なものになるという問題点がある。
上述した従来のリングオシレータに対し、本発明のリン
グオシレータは、貫通電流を完全に防ぎ低消費電力化す
るという独創的内容を有する。
グオシレータは、貫通電流を完全に防ぎ低消費電力化す
るという独創的内容を有する。
本発明のリングオシレータは、奇数個のインバータによ
り構成され、かつそのインバータは１対の入力端子と１
対の出力端子を持ち、第１の入力端子はＰチャネルMOSF
ETのゲートであり、第２の入力端子はＮチャネルMOSFET
のゲートであるため、両トランジスタのオン状態が同時
に起こることが無いように、このインバータに入力され
る１対の入力信号は低電位から高電位に移行するときは
ＰチャネルMOSFETが完全にオフ状態になってからＮチャ
ネルMOSFETがオン状態になるように、第１の入力端子に
入力される第１の入力信号が高電位になってから遅れ
て、第２の入力端子に入力される第２の入力信号が高電
位となり、１対の入力信号が高電位から低電位に移行す
るときは、ＮチャネルMOSFETが完全にオフ状態になって
からＰチャネルMOSFETがオン状態になるように第２の入
力端子が低電位になってから遅れて、第１の入力信号が
低電位となるような１対の信号が入力可能で、第１の出
力端子は定電流回路により放電速度のみ制限され、第２
の出力端子は定電流回路により充電速度のみ制限される
ため、両出力端子からの１対の出力信号は位相差を持
ち、かつその位相差は前述の１対の入力信号とするに充
分な条件を有している。
り構成され、かつそのインバータは１対の入力端子と１
対の出力端子を持ち、第１の入力端子はＰチャネルMOSF
ETのゲートであり、第２の入力端子はＮチャネルMOSFET
のゲートであるため、両トランジスタのオン状態が同時
に起こることが無いように、このインバータに入力され
る１対の入力信号は低電位から高電位に移行するときは
ＰチャネルMOSFETが完全にオフ状態になってからＮチャ
ネルMOSFETがオン状態になるように、第１の入力端子に
入力される第１の入力信号が高電位になってから遅れ
て、第２の入力端子に入力される第２の入力信号が高電
位となり、１対の入力信号が高電位から低電位に移行す
るときは、ＮチャネルMOSFETが完全にオフ状態になって
からＰチャネルMOSFETがオン状態になるように第２の入
力端子が低電位になってから遅れて、第１の入力信号が
低電位となるような１対の信号が入力可能で、第１の出
力端子は定電流回路により放電速度のみ制限され、第２
の出力端子は定電流回路により充電速度のみ制限される
ため、両出力端子からの１対の出力信号は位相差を持
ち、かつその位相差は前述の１対の入力信号とするに充
分な条件を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。
第１図において、１〜３は３つの無貫通電流インバータ
であり、リング状に直列接続されて本リングオシレータ
の中核部を形成し、４〜６は基準電圧発生部７と共に定
電流回路を構成する３つの定電流回路部である。
であり、リング状に直列接続されて本リングオシレータ
の中核部を形成し、４〜６は基準電圧発生部７と共に定
電流回路を構成する３つの定電流回路部である。
先ず、基準電圧発生部７並びに定電流回路部4,5および
６について説明する。
６について説明する。
基準電圧発生部７はＰチャネルMOSFET Q13とＮチャネル
MOSFET Q14と抵抗器R1とから成る。抵抗器R1の両端はノ
ードN1,N2に接続し、ノードN1にはＰチャネルMOSFET Q1
3のゲートとドレインが、またノードN2にはＮチャネルM
OSFET Q14のゲートとドレインがそれぞれ共通接続され
それぞれのソースはVCCのGNDに接続する。
MOSFET Q14と抵抗器R1とから成る。抵抗器R1の両端はノ
ードN1,N2に接続し、ノードN1にはＰチャネルMOSFET Q1
3のゲートとドレインが、またノードN2にはＮチャネルM
OSFET Q14のゲートとドレインがそれぞれ共通接続され
それぞれのソースはVCCのGNDに接続する。
抵抗器R1の抵抗値をＰチャネルMOSFET Q13およびＮチャ
ネルMOSFET Q14のオン抵抗値より充分高くとることによ
り、VCCとノードN1間はＰチャネルMOSFET Q13のスレッ
ショルド電圧、GNDとノードN2間はＮチャネルMOSFET Q1
4のスレッショルド電圧に近い値となり、基準電圧発生
部７は基準電圧を発生する回路として働く。
ネルMOSFET Q14のオン抵抗値より充分高くとることによ
り、VCCとノードN1間はＰチャネルMOSFET Q13のスレッ
ショルド電圧、GNDとノードN2間はＮチャネルMOSFET Q1
4のスレッショルド電圧に近い値となり、基準電圧発生
部７は基準電圧を発生する回路として働く。
定電流回路部４は、ＰチャネルMOSFET Q7とＮチャネルM
OSFET Q8とから成り、それらのドレイン同士を接続して
定電流回路部４の第１のノード、またソース同士を接続
して第２のノードとする。ＰチャネルMOSFET Q7のゲー
トは基準電圧発生部７のノードN1に接続し、Ｎチャネル
MOSFET Q8のゲートは基準電圧発生部７のノードN2に接
続している。
OSFET Q8とから成り、それらのドレイン同士を接続して
定電流回路部４の第１のノード、またソース同士を接続
して第２のノードとする。ＰチャネルMOSFET Q7のゲー
トは基準電圧発生部７のノードN1に接続し、Ｎチャネル
MOSFET Q8のゲートは基準電圧発生部７のノードN2に接
続している。
VCCとノードN1の電位はＰチャネルMOSFET Q7のスレッシ
ョルド電圧よりも僅かに高くしてあり、ＰチャネルMOSF
ET Q7はソース電位が高くなると飽和領域動作となるの
で、ソース・ドレイン間電流はソース電位によらず一定
となる。同様に、ＮチャネルMOSFET Q8についてもソー
ス・ドレイン間電流は一定である。
ョルド電圧よりも僅かに高くしてあり、ＰチャネルMOSF
ET Q7はソース電位が高くなると飽和領域動作となるの
で、ソース・ドレイン間電流はソース電位によらず一定
となる。同様に、ＮチャネルMOSFET Q8についてもソー
ス・ドレイン間電流は一定である。
尚、極性が異なる２種のトランジィスタを並列に組合せ
た理由は、ＰもしくはＮチャネルMOSFETのみを用いた場
合、ゲート電圧として各MOSFETのスレッショルド電圧に
近い電圧が印加されているので、定電流回路部４の第２
のゲートが電源電位まで上昇しないか第１のソードが接
地電位まで下降しないからである。
た理由は、ＰもしくはＮチャネルMOSFETのみを用いた場
合、ゲート電圧として各MOSFETのスレッショルド電圧に
近い電圧が印加されているので、定電流回路部４の第２
のゲートが電源電位まで上昇しないか第１のソードが接
地電位まで下降しないからである。
以上は定電流回路部４について説明したが、定電流回路
部５および６の構成と動作も同様である。
部５および６の構成と動作も同様である。
次に無貫通電流インバータ1,2および３の構成について
説明する。
説明する。
無貫通電流インバータ１は、ＰチャネルMOSFET Q1とＮ
チャネルMOSFET Q2で構成されている。ＰチャネルMOSFE
T Q1のソースは電源に接続し、ゲートは第１の入力端子
として用い、ドレインは定電流回路部４の第１のノード
に接続して第１の出力端子としている。
チャネルMOSFET Q2で構成されている。ＰチャネルMOSFE
T Q1のソースは電源に接続し、ゲートは第１の入力端子
として用い、ドレインは定電流回路部４の第１のノード
に接続して第１の出力端子としている。
ＮチャネルMOSFET Q2のドレインは定電流回路部４の第
２のノードと接続して無貫通電流インバータの第２の出
力端子とし、ゲートは無貫通電流インバータ４の第２の
入力端子とし、ソースは接地する。これによって１対の
入力端子と１対の出力端子を持つ無貫通電流インバータ
４が構成できる。回路部２と３についても同等の構成で
ある。
２のノードと接続して無貫通電流インバータの第２の出
力端子とし、ゲートは無貫通電流インバータ４の第２の
入力端子とし、ソースは接地する。これによって１対の
入力端子と１対の出力端子を持つ無貫通電流インバータ
４が構成できる。回路部２と３についても同等の構成で
ある。
無貫通電流インバータ1,2および３の第１と第２の入力
端子は、それぞれ無貫通電流インバータ3,1および２の
第１と第２の出力端子に接続し、これによに無貫通電流
インバータ1,2および３がリング状に連結されたことに
なる。無貫通電流インバータ１の第１の入力端子と無貫
通電流インバータ２の第１の出力端子の接点は本リング
オシレータの発振出力端子となり、無貫通電流インバー
タ１の第２の入力端子と無貫通電流インバータ３の第２
の出力端子の接点にはコンデンサC1を接続し、コンデン
サC1のもう一方の端子は接地する。
端子は、それぞれ無貫通電流インバータ3,1および２の
第１と第２の出力端子に接続し、これによに無貫通電流
インバータ1,2および３がリング状に連結されたことに
なる。無貫通電流インバータ１の第１の入力端子と無貫
通電流インバータ２の第１の出力端子の接点は本リング
オシレータの発振出力端子となり、無貫通電流インバー
タ１の第２の入力端子と無貫通電流インバータ３の第２
の出力端子の接点にはコンデンサC1を接続し、コンデン
サC1のもう一方の端子は接地する。
次に、本実施例の動作について説明する。
いま、無貫通電流インバータ１において、第１と第２の
入力端子が共に低電位になると、第１の出力端子はＰチ
ャネルMOSFET Q1がオン状態であるので直ちに充電され
て高電位になるが、第２の出力端子は定電流回路部４に
よる電流制限のため充電は遅く、第１の出力端子に遅れ
て高電位になる。
入力端子が共に低電位になると、第１の出力端子はＰチ
ャネルMOSFET Q1がオン状態であるので直ちに充電され
て高電位になるが、第２の出力端子は定電流回路部４に
よる電流制限のため充電は遅く、第１の出力端子に遅れ
て高電位になる。
これにより、無貫通電流インバータ２において第１の入
力端子が第２の入力端子よりも先に高電位になるから、
電流制限が充分大きければＰチャネルMOSFET Q3が先ず
オフ状態になってから後に、ＮチャネルMOSFET Q4がオ
ン状態になり、両者は同時にオン状態になることはな
く、無貫通電流インバータ２に貫通電流は流れることな
はない。
力端子が第２の入力端子よりも先に高電位になるから、
電流制限が充分大きければＰチャネルMOSFET Q3が先ず
オフ状態になってから後に、ＮチャネルMOSFET Q4がオ
ン状態になり、両者は同時にオン状態になることはな
く、無貫通電流インバータ２に貫通電流は流れることな
はない。
また、無貫通電流インバータ２の第２の出力端子はＮチ
ャネルMOSFET Q4により直ちに放電され低電位になる
が、第１の出力端子は定電流回路部５により放電電流が
制限されるため遅れて低電位になる。
ャネルMOSFET Q4により直ちに放電され低電位になる
が、第１の出力端子は定電流回路部５により放電電流が
制限されるため遅れて低電位になる。
これにより、無貫通電流インバータ３において第２の入
力端子が第１の入力端子よりも先に低電位になるから、
電流制限が充分大きければＮチャネルMOSFET Q6が先ず
オフ状態になってから後に、ＰチャネルMOSFET Q5がオ
ン状態になり、両者は同時にオン状態になることはな
い。
力端子が第１の入力端子よりも先に低電位になるから、
電流制限が充分大きければＮチャネルMOSFET Q6が先ず
オフ状態になってから後に、ＰチャネルMOSFET Q5がオ
ン状態になり、両者は同時にオン状態になることはな
い。
また、無貫通電流インバータ３の第１の出力端子は直ち
にＰチャネルMOSFET Q5により充電され高電位になる
が、第２の出力端子は定電流回路部６により充電電流が
制限されるため遅れて高電位になる。
にＰチャネルMOSFET Q5により充電され高電位になる
が、第２の出力端子は定電流回路部６により充電電流が
制限されるため遅れて高電位になる。
以上のような動作がリング状に結合した無貫通電流イン
バータ1,2,および３の間で繰返されて発振が起ることに
なるが、第３図に図示するように、各無貫通電流インバ
ータ1,2および３において貫通電流が流れることはな
い。
バータ1,2,および３の間で繰返されて発振が起ることに
なるが、第３図に図示するように、各無貫通電流インバ
ータ1,2および３において貫通電流が流れることはな
い。
尚、コンデンサC1は、発振出力側の付加容量が大きい場
合に無貫通電流インバータ1,2および３の第１の入出力
端子側の発振位相と第２の入出力端子側の発振位相を乱
さないようにするために、発振出力側の付加容量に比例
した値に調節するためのものである。P,N両チャネルMOS
FETの電流能力が等しいならば、コンデンサC1の値は発
振出力側の付加容量に等しくする。
合に無貫通電流インバータ1,2および３の第１の入出力
端子側の発振位相と第２の入出力端子側の発振位相を乱
さないようにするために、発振出力側の付加容量に比例
した値に調節するためのものである。P,N両チャネルMOS
FETの電流能力が等しいならば、コンデンサC1の値は発
振出力側の付加容量に等しくする。
第２図は本発明の第２の実施例の回路図である。
第１の実施例においては、定電流回路部４〜６はＰチャ
ネルMOSFET、ＮチャネルMOSFETの並列接続により構成し
たが、本実施例では直列接続することにより構成されて
いる。但し、この場合に用いたP,N両チャネルMOSFETの
それぞれのドレインソースとゲート間の電位差がスレッ
ショルド電圧以下になったとき、電流を流さなくなるの
で、ＰチャネルMOSFET Q15,Q17およびQ19並びにＮチャ
ネルMOSFET Q16,Q18およびQ20をダイオード様式に付加
接続することによりその電流が流れるようにしている。
ネルMOSFET、ＮチャネルMOSFETの並列接続により構成し
たが、本実施例では直列接続することにより構成されて
いる。但し、この場合に用いたP,N両チャネルMOSFETの
それぞれのドレインソースとゲート間の電位差がスレッ
ショルド電圧以下になったとき、電流を流さなくなるの
で、ＰチャネルMOSFET Q15,Q17およびQ19並びにＮチャ
ネルMOSFET Q16,Q18およびQ20をダイオード様式に付加
接続することによりその電流が流れるようにしている。
なお、上述した定電流回路部４〜６や４の他に、どのよ
うな双方向定電流駆動手段を定電流回路部として用いて
もよい。
うな双方向定電流駆動手段を定電流回路部として用いて
もよい。
以上説明したように本発明は、インバータを構成する２
つのトランジスタの間に双方向定電流駆動手段を縦続接
続することにより、インバータの貫通電流を無くするこ
とができるので低消費電力のリングオシレータを得る効
果がある。
つのトランジスタの間に双方向定電流駆動手段を縦続接
続することにより、インバータの貫通電流を無くするこ
とができるので低消費電力のリングオシレータを得る効
果がある。
本発明の回路と従来の回路について貫通電流が動作電流
に占める割合を試作による測定で比較すると、本発明の
回路においては第３図に示した様に貫通電流は０％であ
るのに対し、従来の回路では第５図に示した様に貫通電
流は動作電流の10.7％も占めていた。
に占める割合を試作による測定で比較すると、本発明の
回路においては第３図に示した様に貫通電流は０％であ
るのに対し、従来の回路では第５図に示した様に貫通電
流は動作電流の10.7％も占めていた。
第１図は本発明の第１の実施例、第２図は本発明の第２
の実施例、第３図は第１の実施例の波形図、第４図は従
来例および第５図は従来例の波形図をそれぞれ示す。 1,2,3,11,12,13……無貫通電流インバータ、4,5,6,14,1
5,16……定電流回路部、７……基準電圧発生部、Q1,Q2,
Q5,Q7,Q9,Q11,Q13,Q15,Q17,Q19……ＰチャネルMOSFET、
Q2,Q4,Q6,Q8,Q10,Q12,Q14,Q16,Q18,Q20……ＮチャネルM
OSFET、R1……抵抗器、C1……コンデンサ、N1,N2……ノ
ード。
の実施例、第３図は第１の実施例の波形図、第４図は従
来例および第５図は従来例の波形図をそれぞれ示す。 1,2,3,11,12,13……無貫通電流インバータ、4,5,6,14,1
5,16……定電流回路部、７……基準電圧発生部、Q1,Q2,
Q5,Q7,Q9,Q11,Q13,Q15,Q17,Q19……ＰチャネルMOSFET、
Q2,Q4,Q6,Q8,Q10,Q12,Q14,Q16,Q18,Q20……ＮチャネルM
OSFET、R1……抵抗器、C1……コンデンサ、N1,N2……ノ
ード。
Claims (1)
- 【請求項１】各段において、ソースが電源に接続された
ＰチャネルMOSFETと、ソースが接地されたＮチャネルMO
SFETとから成る奇数段のインバータと、 ソースが電源に接続されたＰチャネルMOSFETと、ソース
が接地されたＮチャネルMOSFETのそれぞれにおいて、ゲ
ートとドレイン同士が直結された節点の間に抵抗器を介
在させた基準電圧発生部と、 それぞれのゲートが同極性のMOSFET側の前記節点と接続
されたＰチャネルMOSFETとＮチャネルMOSFETを含み、前
記インバータのＰチャネルMOSFETとＮチャネルMOSFETの
ドレイン間に挿入された前記インバータ対応の双方向定
電流回路部とを有し、 前記インバータの最終段の出力は初段のゲートにフィー
ドバック接続されたリングオシレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62069619A JPH0691429B2 (ja) | 1987-03-23 | 1987-03-23 | リングオシレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62069619A JPH0691429B2 (ja) | 1987-03-23 | 1987-03-23 | リングオシレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63234619A JPS63234619A (ja) | 1988-09-29 |
| JPH0691429B2 true JPH0691429B2 (ja) | 1994-11-14 |
Family
ID=13408066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62069619A Expired - Fee Related JPH0691429B2 (ja) | 1987-03-23 | 1987-03-23 | リングオシレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691429B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5480161A (en) * | 1977-12-08 | 1979-06-26 | Seiko Instr & Electronics Ltd | Electronic wristwatch |
-
1987
- 1987-03-23 JP JP62069619A patent/JPH0691429B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63234619A (ja) | 1988-09-29 |
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