JPH0691440B2 - ランダムパルスパターン発生回路 - Google Patents
ランダムパルスパターン発生回路Info
- Publication number
- JPH0691440B2 JPH0691440B2 JP62230312A JP23031287A JPH0691440B2 JP H0691440 B2 JPH0691440 B2 JP H0691440B2 JP 62230312 A JP62230312 A JP 62230312A JP 23031287 A JP23031287 A JP 23031287A JP H0691440 B2 JPH0691440 B2 JP H0691440B2
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- Japan
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- control bit
- circuit
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Description
【発明の詳細な説明】 〔概 要〕 １本化されたデータ列がコントロールビット付のランダ
ムパターンとなるｉ（ｉは２以上の整数）本のデータ列
を並列に発生するランダムパルスパターン発生回路に関
し、 低速度の素子を使用して低消費電力化，低コスト化が図
れるコントロールビット付のランダムパルスパターンを
発生するランダムパルスパターン発生回路を提供するこ
とを目的とし、 １本化されたデータ列がコントロールビット付のランダ
ムパターンとなるｉ本のデータ列を並列に発生する回路
であって、ｎ段のシフトレジスタであり、発生する2n個
の状態の内オール０の状態を除く2n−１個の状態を全て
経由して戻るｍ系列の性質を利用してｉ本のデータ列を
抽出するランダムパターン発生手段と、ランダムパター
ン発生手段から抽出されたｉ本のデータ列をコントロー
ルビットの挿入タイミングで入れ替えるデータセレクト
手段と、データセレクト手段からのｉ本のデータ列中の
所定位置にコントロールビットを所定タイミングで挿入
するコントロールビット挿入手段とを具備し、コントロ
ールビット挿入手段にて該コントロールビットを挿入す
る場合、該挿入タイミングでランダムパターン発生手段
の処理用クロックを停止させて該コントロールビットを
挿入し、データセレクト手段では同一挿入タイミングで
ランダムパターン発生手段から取出したｉ本のデータ列
を入れ替えるように構成する。
ムパターンとなるｉ（ｉは２以上の整数）本のデータ列
を並列に発生するランダムパルスパターン発生回路に関
し、 低速度の素子を使用して低消費電力化，低コスト化が図
れるコントロールビット付のランダムパルスパターンを
発生するランダムパルスパターン発生回路を提供するこ
とを目的とし、 １本化されたデータ列がコントロールビット付のランダ
ムパターンとなるｉ本のデータ列を並列に発生する回路
であって、ｎ段のシフトレジスタであり、発生する2n個
の状態の内オール０の状態を除く2n−１個の状態を全て
経由して戻るｍ系列の性質を利用してｉ本のデータ列を
抽出するランダムパターン発生手段と、ランダムパター
ン発生手段から抽出されたｉ本のデータ列をコントロー
ルビットの挿入タイミングで入れ替えるデータセレクト
手段と、データセレクト手段からのｉ本のデータ列中の
所定位置にコントロールビットを所定タイミングで挿入
するコントロールビット挿入手段とを具備し、コントロ
ールビット挿入手段にて該コントロールビットを挿入す
る場合、該挿入タイミングでランダムパターン発生手段
の処理用クロックを停止させて該コントロールビットを
挿入し、データセレクト手段では同一挿入タイミングで
ランダムパターン発生手段から取出したｉ本のデータ列
を入れ替えるように構成する。
本発明は、１本化されたデータ列がコントロールビット
付のランダムパターンとなるｉ本のデータ列を並列に発
生するランダムパルスパターン発生回路に関する。
付のランダムパターンとなるｉ本のデータ列を並列に発
生するランダムパルスパターン発生回路に関する。
例えば、北アメリカ系のディジタルデータ伝送装置にお
ける３次群信号（45Mbps）に、伝送路及び伝送装置をテ
ストするためのデータを乗せることがある。
ける３次群信号（45Mbps）に、伝送路及び伝送装置をテ
ストするためのデータを乗せることがある。
このテストデータはコントロールビット部分とデータビ
ット部分から構成し、データビット部分はあらゆるデー
タパターンとなることが要求される。
ット部分から構成し、データビット部分はあらゆるデー
タパターンとなることが要求される。
従って、ランダムパターンを発生する回路としてはｍ系
列発生器を用い、このｍ系列発生器から取出したデータ
列にコントロールビットを挿入して生成している。
列発生器を用い、このｍ系列発生器から取出したデータ
列にコントロールビットを挿入して生成している。
しかし、これをシリアルなデータ列で発生するには高速
（45Mbps）に対応可能な素子が必要になるため、比較的
低速度（例えば、22Mbps以下）で生成可能なことが要求
される。
（45Mbps）に対応可能な素子が必要になるため、比較的
低速度（例えば、22Mbps以下）で生成可能なことが要求
される。
第５図は従来例を説明するブロック図、第６図はデータ
のフレームフォーマットを説明する図をそれぞれ示す。
のフレームフォーマットを説明する図をそれぞれ示す。
第６図は北アメリカ系のディジタルデータ伝送装置にお
ける３次群信号（45Mbps）のフレームフォーマットを示
す。
ける３次群信号（45Mbps）のフレームフォーマットを示
す。
このフレームフォーマットは、フレームビット，パリテ
ィビット及び対局警報ビット等からなるコントロールビ
ット領域（ａ）と、84ビットからなるデータビット領域
（ｂ）とからなっている。
ィビット及び対局警報ビット等からなるコントロールビ
ット領域（ａ）と、84ビットからなるデータビット領域
（ｂ）とからなっている。
通信回線の試験用として用いる場合は、コントロールビ
ット領域（ａ）にフレームビットを付加し、データビッ
ト領域（ｂ）はランダムなパルスパターンとして試験対
象の通信回線に伝送される。
ット領域（ａ）にフレームビットを付加し、データビッ
ト領域（ｂ）はランダムなパルスパターンとして試験対
象の通信回線に伝送される。
この試験用のランダムなパルスパターンの発生の従来例
は、第５図に示すように15段のフリップフロップ回路
（以下F.F回路と称する）12（１）〜12（15）と、最終
段のF.F回路12（15）とその一段前のF.F回路12（14）と
の出力の排他的論理和を取るEX-NOR回路13とからなるラ
ンダムパターン発生部１で発生する。
は、第５図に示すように15段のフリップフロップ回路
（以下F.F回路と称する）12（１）〜12（15）と、最終
段のF.F回路12（15）とその一段前のF.F回路12（14）と
の出力の排他的論理和を取るEX-NOR回路13とからなるラ
ンダムパターン発生部１で発生する。
尚、このランダムパターン発生部１を動作させるための
クロックとして所定速度（例えば、45Mbps）のクロック
MCLKが用いられる。
クロックとして所定速度（例えば、45Mbps）のクロック
MCLKが用いられる。
ランダムパターン発生部１から取出したパルスパターン
はコントロールビット挿入回路３でフレームビットを
挿入して、試験用のランダムなパルスパターンPNを生成
する。尚、この時の挿入タイミングとしてクロックMCLK
から再生したTIM1が使用される。
はコントロールビット挿入回路３でフレームビットを
挿入して、試験用のランダムなパルスパターンPNを生成
する。尚、この時の挿入タイミングとしてクロックMCLK
から再生したTIM1が使用される。
上記の15段のシフトレジスタをなすランダムパターン発
生部１は、生成多項式X15＋Ｘ＋１＝０によりパルスパ
ターンを生成する。
生部１は、生成多項式X15＋Ｘ＋１＝０によりパルスパ
ターンを生成する。
即ち、この15段のシフトレジスタをなすランダムパター
ン発生部１は215個の状態を発生し、その内オール０の
状態を除く（215−１）個の状態を全て発生することが
可能であり、これを繰り返し発生する。
ン発生部１は215個の状態を発生し、その内オール０の
状態を除く（215−１）個の状態を全て発生することが
可能であり、これを繰り返し発生する。
第６図（Ａ）（但し、第６図（Ｂ）は後述する）に示す
ような、例えば45Mbpsの３次群信号として試験用のラン
ダムなパルスパターンを発生する場合、従来例では第５
図に示すようにシリアルにパルスパターンを発生させて
いた。
ような、例えば45Mbpsの３次群信号として試験用のラン
ダムなパルスパターンを発生する場合、従来例では第５
図に示すようにシリアルにパルスパターンを発生させて
いた。
この場合、ランダムパターン発生部１等に使用される素
子が高速素子である必要があり、しかもそのため消費電
力が増大すると共にコストが増大すると言う問題点があ
る。
子が高速素子である必要があり、しかもそのため消費電
力が増大すると共にコストが増大すると言う問題点があ
る。
本発明は、低速度の素子を使用して低消費電力化，低コ
スト化が図れるコントロールビット付のランダムパルス
パターンを発生するランダムパルスパターン発生回路を
提供することを目的とする。
スト化が図れるコントロールビット付のランダムパルス
パターンを発生するランダムパルスパターン発生回路を
提供することを目的とする。
第１図は本発明の原理を説明するブロック図を示す。
第１図に示す本発明の原理ブロック図は、第５図で説明
したのと同様な機能を有するランダムパルスパターン発
生回路の機能ブロックを示す。
したのと同様な機能を有するランダムパルスパターン発
生回路の機能ブロックを示す。
このランダムパルスパターン回路内ランダムパターン発
生手段10はｎ段のシフトレジスタであり、発生する2n個
の状態の内オール０の状態を除く（2n−１）個の状態を
全て経由して戻るｍ系列の性質を利用してｉ本のデータ
列を抽出するものであり、 データセレクト手段20はランダムパターン発生手段10か
ら抽出されたｉ本のデータ列をコントロールビットの挿
入タイミングTiMnで入れ替えるものであり、 コントロールビット挿入手段30はデータセレクト手段20
からの１本のデータ列中の所定位置にコントロールビッ
トをコントロールビットの挿入タイミングTiMnで挿入す
るものであり、 P/S変換手段50はコントロールビットの挿入されたｉ本
のデータ列をシリアル信号に変換するものであり、これ
らを具備することにより本問題点を解決するための手段
とする。
生手段10はｎ段のシフトレジスタであり、発生する2n個
の状態の内オール０の状態を除く（2n−１）個の状態を
全て経由して戻るｍ系列の性質を利用してｉ本のデータ
列を抽出するものであり、 データセレクト手段20はランダムパターン発生手段10か
ら抽出されたｉ本のデータ列をコントロールビットの挿
入タイミングTiMnで入れ替えるものであり、 コントロールビット挿入手段30はデータセレクト手段20
からの１本のデータ列中の所定位置にコントロールビッ
トをコントロールビットの挿入タイミングTiMnで挿入す
るものであり、 P/S変換手段50はコントロールビットの挿入されたｉ本
のデータ列をシリアル信号に変換するものであり、これ
らを具備することにより本問題点を解決するための手段
とする。
例えば、ランダムパターン発生手段10からｉ並列のラン
ダムパターンを生成する場合、ｍ系列の性質によりｉ本
のデータ列を取出す位置が決められ、そのｉ本のデータ
列はデータセレクト手段20でコントロールビットの挿入
タイミングTiMnで入れ替えられる。
ダムパターンを生成する場合、ｍ系列の性質によりｉ本
のデータ列を取出す位置が決められ、そのｉ本のデータ
列はデータセレクト手段20でコントロールビットの挿入
タイミングTiMnで入れ替えられる。
そして、この入れ替えられた位置にコントロールビット
を挿入し、このｉ本のデータ列をシリアルに変換してデ
ータビット部分がランダムなパルスパターンとなるよう
に構成することにより、ランダムパルスパターン回路の
低消費電力化，低コスト化が図れる。
を挿入し、このｉ本のデータ列をシリアルに変換してデ
ータビット部分がランダムなパルスパターンとなるよう
に構成することにより、ランダムパルスパターン回路の
低消費電力化，低コスト化が図れる。
以下本発明の要旨を第２図〜第４図に示す実施例により
具体的に説明する。
具体的に説明する。
第２図は本発明の実施例を説明するブロック図、第３図
は本発明の実施例におけるタイムチャートを説明する
図、第４図は本発明の実施例におけるフレーム付パルス
パターンを説明する図をそれぞれ示す。尚、全図を通じ
て同一符号は同一対象物を示す。
は本発明の実施例におけるタイムチャートを説明する
図、第４図は本発明の実施例におけるフレーム付パルス
パターンを説明する図をそれぞれ示す。尚、全図を通じ
て同一符号は同一対象物を示す。
第２図に示す本発明の実施例は第１図で説明したランダ
ムパターン発生手段10として、OR回路11と、15段のF.F
回路12（１）〜12（15）と、EX-NOR回路13,14からなる
ランダムパターン発生部10a、 データセレクト手段20としてD-F.F回路21,JK-F.F回路2
2,セレクタ23,24,NOR回路25,26,EX-OR回路27からなるデ
ータセレクト部20a、 コントロールビット挿入手段30としてコントロールビッ
ト挿入回路31,32からなるコントロールビット挿入部30a
とから構成した例である。
ムパターン発生手段10として、OR回路11と、15段のF.F
回路12（１）〜12（15）と、EX-NOR回路13,14からなる
ランダムパターン発生部10a、 データセレクト手段20としてD-F.F回路21,JK-F.F回路2
2,セレクタ23,24,NOR回路25,26,EX-OR回路27からなるデ
ータセレクト部20a、 コントロールビット挿入手段30としてコントロールビッ
ト挿入回路31,32からなるコントロールビット挿入部30a
とから構成した例である。
尚、第２図は上記の他にEX-OR回路27の出力をパリティ
ビットカウンタ40と、コントロールビット挿入回路31,3
2から出力される２並列ランダムパターンPNとするP/S変
換回路50とを付加している。
ビットカウンタ40と、コントロールビット挿入回路31,3
2から出力される２並列ランダムパターンPNとするP/S変
換回路50とを付加している。
生成多項式X15＋Ｘ＋１＝０によりパルスパターンを生
成するランダムパターン発生部10aはｍ系列の性質を利
用して第６図（Ｂ）中のチャネル（１），（２）のよう
な２本のデータ列，を生成することが出来る。
成するランダムパターン発生部10aはｍ系列の性質を利
用して第６図（Ｂ）中のチャネル（１），（２）のよう
な２本のデータ列，を生成することが出来る。
尚、本実施例の場合データ列はｍ系列の性質により第
２図に示すように、最終段のF.F回路12（15）の出力か
ら取出し、データ列はF.F回路12（７）の出力から取
出す。
２図に示すように、最終段のF.F回路12（15）の出力か
ら取出し、データ列はF.F回路12（７）の出力から取
出す。
又、第６図（Ａ）は第６図（Ｂ）中のチャネル（１）と
（２）をP/S変換回路50でシリアルに変換した後のデー
タでもあり、何れのデータもランダムパターンとして形
成している。
（２）をP/S変換回路50でシリアルに変換した後のデー
タでもあり、何れのデータもランダムパターンとして形
成している。
この第６図（Ｂ）のチャネル（１），（２）のデータ列
を用いて、フレーム付パラレルデータPN1,PN2（これ
は、第６図（Ａ）のデータ速度が45Mbpsの場合、22Mbps
の速度を有する）を生成する。
を用いて、フレーム付パラレルデータPN1,PN2（これ
は、第６図（Ａ）のデータ速度が45Mbpsの場合、22Mbps
の速度を有する）を生成する。
即ち、図示省略した回路（例えば、基準クロック発生回
路）にてチャネル（１）（PN1）にコントロールビット
（本実施例の場合、フレームビット）を挿入するタイミ
ングTiM1と、チャネル（２）（PN2）にコントロールビ
ットを挿入するタイミングTiM2とを設ける。
路）にてチャネル（１）（PN1）にコントロールビット
（本実施例の場合、フレームビット）を挿入するタイミ
ングTiM1と、チャネル（２）（PN2）にコントロールビ
ットを挿入するタイミングTiM2とを設ける。
次に、タイミングTiM2でランダムパターン発生部10aに
対するクロックMCLKをインヒビットして得られるデータ
列が第２図及び第３図に示すデータ列，となる。
対するクロックMCLKをインヒビットして得られるデータ
列が第２図及び第３図に示すデータ列，となる。
又、データ列からデータセレクト部20a内D-F.F回路21
を介して１ビットだけシフトしたデータ列を準備す
る。
を介して１ビットだけシフトしたデータ列を準備す
る。
尚、第２図に示すタイミングTiM1′,TiM2′はタイミン
グTiM1,TiM2を１ビットシフトしたものである。
グTiM1,TiM2を１ビットシフトしたものである。
JK-F.F回路22はタイミングTiM1とタイミングTiM2′とに
てセレクタ23,24の選択を切換える信号を発生する。
てセレクタ23,24の選択を切換える信号を発生する。
このセレクタ23,24は２入力の選択を信号により切換
えて行う。セレクタ23の２入力としては、データ列，
であり、セレクタ24の２入力としてはデータ列，
となる。
えて行う。セレクタ23の２入力としては、データ列，
であり、セレクタ24の２入力としてはデータ列，
となる。
又、セレクタ23,24は信号が“H"の時PN1にデータ列
、PN2にデータ列を、信号が“L"の時PN1にデータ
列、PN2にデータ列がそれぞれ出力されるように切
換えられる。
、PN2にデータ列を、信号が“L"の時PN1にデータ
列、PN2にデータ列がそれぞれ出力されるように切
換えられる。
尚、この時はランダムパターン発生部10aはタイミングT
iM2でクロックMCLKを停止させている。又、第３図は上
述のタイムチャートを示している。
iM2でクロックMCLKを停止させている。又、第３図は上
述のタイムチャートを示している。
第２図に示すセレクタ23,24の後方に設置されているNOR
回路25,26はコントロールビット挿入回路31,32でPN1,PN
2にコントロールビットを挿入する位置を“L"に固定す
るためのものであり、BX-OR回路27はこのPN1,PN2共に
“L"の状態時“H"を出力し、これをパリティビットとし
てパリティビットカウンタ40で計数し、コントロールビ
ット挿入の同期を取る。
回路25,26はコントロールビット挿入回路31,32でPN1,PN
2にコントロールビットを挿入する位置を“L"に固定す
るためのものであり、BX-OR回路27はこのPN1,PN2共に
“L"の状態時“H"を出力し、これをパリティビットとし
てパリティビットカウンタ40で計数し、コントロールビ
ット挿入の同期を取る。
尚、第３図で示すデータ列，はセレクタ23,24で選
択したデータ列であり、斜線で示す符号H,A,Pの位置が
コントロールビットの挿入位置となる。
択したデータ列であり、斜線で示す符号H,A,Pの位置が
コントロールビットの挿入位置となる。
即ち、データ列，は切換え信号“H"の時（斜線の
部分）、データ列はデータ列からデータ列に切換
えられ、データ列はデータ列からデータ列に切換
えられる。
部分）、データ列はデータ列からデータ列に切換
えられ、データ列はデータ列からデータ列に切換
えられる。
これを第４図に示すようにP/S変換回路50でPN1,PN2のパ
ラレルデータ列を最下段に示すように、PN1,PN2,PN1,PN
2,・・・の順でシリアルデータ列に変換する。
ラレルデータ列を最下段に示すように、PN1,PN2,PN1,PN
2,・・・の順でシリアルデータ列に変換する。
このシリアルデータ列にはコントロールビット挿入回路
41,42で挿入したフレームビットと、ランダムなデータ
パターンを有するデータビットとから構成されたものと
なる。
41,42で挿入したフレームビットと、ランダムなデータ
パターンを有するデータビットとから構成されたものと
なる。
以上のような本発明によれば、ランダムパルスパターン
回路の処理速度が低速度化されることにより低消費電力
化，低コスト化を図ることが出来る。
回路の処理速度が低速度化されることにより低消費電力
化，低コスト化を図ることが出来る。
第１図は本発明の原理を説明するブロック図、 第２図は本発明の実施例を説明するブロック図、 第３図は本発明の実施例におけるタイムチャートを説明
する図、 第４図は本発明の実施例におけるフレーム付パルスパタ
ーンを説明する図、 第５図は従来例を説明するブロック図、 第６図はデータのフレームフォーマットを説明する図、 をそれぞれ示す。 図において、 1,10aはランダムパターン発生部、 3,31,32はコントロールビット挿入回路、 10はランダムパターン発生手段、 11はOR回路、 12（１）〜12（15）はF.F回路、 13,14はEX-NOR回路、20はデータセレクト手段、 20aはデータセレクト部、 21はD-F.F回路、22はJK-F.F回路、 23,24はセレクタ、25,26はNOR回路、 27はEX-OR回路、 30はコントロールビット挿入手段、 30aはコントロールビット挿入部、 40はパリティカウンタ、 50はP/S変換回路、 をそれぞれ示す。
する図、 第４図は本発明の実施例におけるフレーム付パルスパタ
ーンを説明する図、 第５図は従来例を説明するブロック図、 第６図はデータのフレームフォーマットを説明する図、 をそれぞれ示す。 図において、 1,10aはランダムパターン発生部、 3,31,32はコントロールビット挿入回路、 10はランダムパターン発生手段、 11はOR回路、 12（１）〜12（15）はF.F回路、 13,14はEX-NOR回路、20はデータセレクト手段、 20aはデータセレクト部、 21はD-F.F回路、22はJK-F.F回路、 23,24はセレクタ、25,26はNOR回路、 27はEX-OR回路、 30はコントロールビット挿入手段、 30aはコントロールビット挿入部、 40はパリティカウンタ、 50はP/S変換回路、 をそれぞれ示す。
Claims (1)
- 【請求項１】１本化されたデータ列がコントロールビッ
ト付のランダムパターンとなるｉ（ｉは２以上の整数）
本のデータ列を並列に発生する回路であって、 ｎ段のシフトレジスタであり、発生する2n個の状態の内
オール０の状態を除く2n−１個の状態を全て経由して戻
るｍ系列の性質を利用してｉ本のデータ列を摘出するラ
ンダムパターン発生手段（10）と、 前記ランダムパターン発生手段（10）から抽出されたｉ
本のデータ列をコントロールビットの挿入タイミング
（TiMn）で入れ替えるデータセレクト手段（20）と、 前記データセレクト手段（20）からのｉ本のデータ列中
の所定位置にコントロールビットを前記コントロールビ
ットの挿入タイミング（TiMn）で挿入するコントロール
ビット挿入手段（30）と、 前記コントロールビットの挿入されたｉ本のデータ列を
シリアル信号に変換するP/S変換手段（50）とを具備
し、 前記コントロールビット挿入手段（30）にて該コントロ
ールビットを挿入する場合、前記コントロールビット挿
入タイミング（TiMn）で前記ランダムパターン発生手段
（10）の処理用クロックを停止させて該コントロールビ
ットを挿入し、前記データセレクト手段（20）では同一
挿入タイミング（TiMn）で前記ランダムパターン発生手
段（10）から取出した１本のデータ列を入れ替えること
を特徴とするランダムパルスパターン発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62230312A JPH0691440B2 (ja) | 1987-09-14 | 1987-09-14 | ランダムパルスパターン発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62230312A JPH0691440B2 (ja) | 1987-09-14 | 1987-09-14 | ランダムパルスパターン発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6473813A JPS6473813A (en) | 1989-03-20 |
| JPH0691440B2 true JPH0691440B2 (ja) | 1994-11-14 |
Family
ID=16905860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62230312A Expired - Lifetime JPH0691440B2 (ja) | 1987-09-14 | 1987-09-14 | ランダムパルスパターン発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691440B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2845308B2 (ja) * | 1993-04-02 | 1999-01-13 | 株式会社アドバンテスト | 並列疑似ランダムパターン発生器 |
-
1987
- 1987-09-14 JP JP62230312A patent/JPH0691440B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6473813A (en) | 1989-03-20 |
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