JPH0691598B2 - パターン認識方法及びそのための画像縮小装置 - Google Patents
パターン認識方法及びそのための画像縮小装置Info
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- JPH0691598B2 JPH0691598B2 JP57147549A JP14754982A JPH0691598B2 JP H0691598 B2 JPH0691598 B2 JP H0691598B2 JP 57147549 A JP57147549 A JP 57147549A JP 14754982 A JP14754982 A JP 14754982A JP H0691598 B2 JPH0691598 B2 JP H0691598B2
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- H04N1/04—Scanning arrangements, i.e. arrangements for the displacement of active reading or reproducing elements relative to the original or reproducing medium, or vice versa
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、画像縮小装置及びその画像縮小機能によるパ
ターン認識方法に関し、さらに詳しくは画像データの圧
縮、雑音除去等の前処理に使用される画像縮小装置とそ
れにより高速のパターン認識装置を可能にしたパターン
認識方法に関するものである。
ターン認識方法に関し、さらに詳しくは画像データの圧
縮、雑音除去等の前処理に使用される画像縮小装置とそ
れにより高速のパターン認識装置を可能にしたパターン
認識方法に関するものである。
従来、濃淡画像のパターン認識システムは、主として次
の二つの方式が実施されているが、いずれの方式におい
ても計算機処理を必要とし、その計算時間が非常に長
く、産業的応用において阻害となっており、高速でパタ
ーン認識を可能とするシステムの改善が要請されてい
る。
の二つの方式が実施されているが、いずれの方式におい
ても計算機処理を必要とし、その計算時間が非常に長
く、産業的応用において阻害となっており、高速でパタ
ーン認識を可能とするシステムの改善が要請されてい
る。
従来の第一のパターン認識方式は、ITVカメラの走査に
よって得られた映像信号は、A/D変換後、得られた変換
値を一たん画像バッファメモリに蓄積し、その後計算機
メモリ内部の画像エリアがその他のメモリかに画像デー
タとして格納し、プログラムにより計算機処理を行ない
パターン認識をするものであった。しかしながら、パタ
ーン認識のために入力される画像データは、例えば128
×128画素あるいは256×256画素というように膨大なも
のであり、そのための計算機による認識時間も２秒とい
う長時間を要し、高速大容量の画像バッファメモリと大
容量メモリを持つ高速計算機を必要とし、実用的なコス
トでパターン認識をすることができなかった。
よって得られた映像信号は、A/D変換後、得られた変換
値を一たん画像バッファメモリに蓄積し、その後計算機
メモリ内部の画像エリアがその他のメモリかに画像デー
タとして格納し、プログラムにより計算機処理を行ない
パターン認識をするものであった。しかしながら、パタ
ーン認識のために入力される画像データは、例えば128
×128画素あるいは256×256画素というように膨大なも
のであり、そのための計算機による認識時間も２秒とい
う長時間を要し、高速大容量の画像バッファメモリと大
容量メモリを持つ高速計算機を必要とし、実用的なコス
トでパターン認識をすることができなかった。
第二の方式は、実用化装置においては、上記第一方式の
ように多値画像のデジタル処理が困難であることを考慮
し、映像信号を２値化変換し、この２値化画像の縮小及
び拡大を実行しパターン認識のを行なうものであった。
しかしながら、２値化画像による認識では、適切な２値
化ができるかどうかが正常な結果を得ることに大きく影
響する。またITVカメラや照明系に経時的変化があるな
どの問題がある。
ように多値画像のデジタル処理が困難であることを考慮
し、映像信号を２値化変換し、この２値化画像の縮小及
び拡大を実行しパターン認識のを行なうものであった。
しかしながら、２値化画像による認識では、適切な２値
化ができるかどうかが正常な結果を得ることに大きく影
響する。またITVカメラや照明系に経時的変化があるな
どの問題がある。
従って本発明の目的は、多値画像の縮小像を得て圧縮さ
れた画像データにより高速のパターン認識を行う方法を
提供することにあり、またそのパターン認識方法に使用
する好適な装置であって、従来の計算機処理の部分を専
用のハードウエアにより計算し、高速パターン認識を可
能にする多値画像の画像縮小装置を提供することにあ
る。
れた画像データにより高速のパターン認識を行う方法を
提供することにあり、またそのパターン認識方法に使用
する好適な装置であって、従来の計算機処理の部分を専
用のハードウエアにより計算し、高速パターン認識を可
能にする多値画像の画像縮小装置を提供することにあ
る。
本発明は、画像縮小装置の専用のハードウエアとして少
なくともA/D変換器と、直列に接続されて部分和と部分
和の加算とを分担する２つの加算器と、メモリと、該メ
モリヘアドレス信号を出力する２つのカウンタとからな
るものにより、入力した映像信号をA/D変換器によりア
ナログ信号から二次元のデジタル信号Ｐ（M,N）に変換
した後、所望の縮小倍率に基づき少なくとも横２画素縦
２画素毎に、例えば1/16の縮小像を得るには横４画素縦
４画素毎に、それらのデジタル変換値の総和を計算する
にあたり、1/nの縮小の場合Ｐ（0,0）＋Ｐ（1,0）＋…
Ｐ（ｎ−1,0）の部分和をメモリの番地Ｍ（０）に格納
し、Ｐ（n,0）＋Ｐ（ｎ＋1,0）＋…Ｐ（2n−1,0）の部
分和をメモリの番地Ｍ（１）に格納し、順次メモリに一
次記憶し、Ｐ（0,1）＋Ｐ（1,1）…Ｐ（ｎ−1,1）をメ
モリ番地Ｍ（０）と加算してそれをメモリＭ（０）番地
に格納し、Ｐ（n,1）＋Ｐ（ｎ＋1,1）＋Ｐ（2n−1,1）
をメモリ番地Ｍ（１）と加算してそれをメモリＭ（１）
番地に格納し、これを順次繰り返して多値画像としての
縮小像を得てパターン認識をすることを特徴とするパタ
ーン認識方法であり、またかかるパターン認識方法にお
けるように多値画像の縮小像を得る画像縮小装置であ
る。本発明におけるハードウエアの計算により、全パタ
ーン認識時間の短縮は上記従来の第一方式で２秒間要し
たものが0.2秒間にまで短縮することができる。
なくともA/D変換器と、直列に接続されて部分和と部分
和の加算とを分担する２つの加算器と、メモリと、該メ
モリヘアドレス信号を出力する２つのカウンタとからな
るものにより、入力した映像信号をA/D変換器によりア
ナログ信号から二次元のデジタル信号Ｐ（M,N）に変換
した後、所望の縮小倍率に基づき少なくとも横２画素縦
２画素毎に、例えば1/16の縮小像を得るには横４画素縦
４画素毎に、それらのデジタル変換値の総和を計算する
にあたり、1/nの縮小の場合Ｐ（0,0）＋Ｐ（1,0）＋…
Ｐ（ｎ−1,0）の部分和をメモリの番地Ｍ（０）に格納
し、Ｐ（n,0）＋Ｐ（ｎ＋1,0）＋…Ｐ（2n−1,0）の部
分和をメモリの番地Ｍ（１）に格納し、順次メモリに一
次記憶し、Ｐ（0,1）＋Ｐ（1,1）…Ｐ（ｎ−1,1）をメ
モリ番地Ｍ（０）と加算してそれをメモリＭ（０）番地
に格納し、Ｐ（n,1）＋Ｐ（ｎ＋1,1）＋Ｐ（2n−1,1）
をメモリ番地Ｍ（１）と加算してそれをメモリＭ（１）
番地に格納し、これを順次繰り返して多値画像としての
縮小像を得てパターン認識をすることを特徴とするパタ
ーン認識方法であり、またかかるパターン認識方法にお
けるように多値画像の縮小像を得る画像縮小装置であ
る。本発明におけるハードウエアの計算により、全パタ
ーン認識時間の短縮は上記従来の第一方式で２秒間要し
たものが0.2秒間にまで短縮することができる。
以下に本発明の画像縮小装置の一実施例を説明する。
第１図はこの実施例のブロック図を示す。先ずITVカメ
ラから濃淡等のアナログ信号として得られた映像信号
は、A/D変換器により例えば8bit（０〜255レベル）の濃
淡値に変換される。
ラから濃淡等のアナログ信号として得られた映像信号
は、A/D変換器により例えば8bit（０〜255レベル）の濃
淡値に変換される。
第２図は、変換された二次元デジタル変換値の配列を示
したもので、変換値は記号Ｐ（0,0）、Ｐ（1,0）、Ｐ
（2,0）…Ｐ（M,N）で表される。一点鎖線内に存在する
４×４画素の変換値は、この実施例において二次元1/16
縮小後１画素となるものを示している。
したもので、変換値は記号Ｐ（0,0）、Ｐ（1,0）、Ｐ
（2,0）…Ｐ（M,N）で表される。一点鎖線内に存在する
４×４画素の変換値は、この実施例において二次元1/16
縮小後１画素となるものを示している。
第３図はメモリＭのデータ記憶格納を説明するためのメ
モリ番地配列図である。
モリ番地配列図である。
次に第１〜３図を参照して二次元1/16縮小をする場合の
ハードウエアの動作を説明する。第１図においてレジス
タR1とレジスタR3の出力は０にセットされている。今、
Ｐ（0,0）（第２図参照）がA/D変換器から出力され、加
算器A1のa1の入力信号となるが、レジスタR1の出力は０
にセットされているから、加算器A1の入力信号b1は０で
ある。従って加算器A1はa1とb1を加算し、その和Ｐ（0,
0）がレジスタR1にセットされる。次にa1としてＰ（1,
0）（第２図参照）がA/D変換器から入力されると、b1と
してＰ（0,0）がレジスタR1から入力され、Ｐ（1,0）と
Ｐ（0,0）が加算器A1により加算されＰ（0,0）＋Ｐ（1,
0）がレジスタR1にセットされる。以下同様にa1として
Ｐ（2,0）及びＰ（3,0）が入力されるとＰ（0,0）＋Ｐ
（1,0）＋（2,0）＋Ｐ（3,0）が計算されて、その結果
は加算器A2のb2入力となる。レジスタR3の出力は０にセ
ットされているから、加算器A2のa2入力は０である。従
って加算器A2はa2とb2を加算し、その部分和Ｐ（0,0）
＋Ｐ（1,0）＋Ｐ（2,0）＋Ｐ（3,0）はレジスタRSにセ
ットされる。次にレジスタR2の出力d2はレジスタR4で指
定されたメモリＭの番地（ここでは第３図０番地）に書
き込まれ一次記憶される。
ハードウエアの動作を説明する。第１図においてレジス
タR1とレジスタR3の出力は０にセットされている。今、
Ｐ（0,0）（第２図参照）がA/D変換器から出力され、加
算器A1のa1の入力信号となるが、レジスタR1の出力は０
にセットされているから、加算器A1の入力信号b1は０で
ある。従って加算器A1はa1とb1を加算し、その和Ｐ（0,
0）がレジスタR1にセットされる。次にa1としてＰ（1,
0）（第２図参照）がA/D変換器から入力されると、b1と
してＰ（0,0）がレジスタR1から入力され、Ｐ（1,0）と
Ｐ（0,0）が加算器A1により加算されＰ（0,0）＋Ｐ（1,
0）がレジスタR1にセットされる。以下同様にa1として
Ｐ（2,0）及びＰ（3,0）が入力されるとＰ（0,0）＋Ｐ
（1,0）＋（2,0）＋Ｐ（3,0）が計算されて、その結果
は加算器A2のb2入力となる。レジスタR3の出力は０にセ
ットされているから、加算器A2のa2入力は０である。従
って加算器A2はa2とb2を加算し、その部分和Ｐ（0,0）
＋Ｐ（1,0）＋Ｐ（2,0）＋Ｐ（3,0）はレジスタRSにセ
ットされる。次にレジスタR2の出力d2はレジスタR4で指
定されたメモリＭの番地（ここでは第３図０番地）に書
き込まれ一次記憶される。
以下同様にしてＰ（4,0）＋…＋Ｐ（7,0）乃至Ｐ（Ｍ−
3,0）＋…＋Ｐ（M,0）が加算され、夫々メモリＭの１〜
ｉ番地に一次記憶される。
3,0）＋…＋Ｐ（M,0）が加算され、夫々メモリＭの１〜
ｉ番地に一次記憶される。
次にＰ（0,1）（第２図参照）がA/D変換器から出力され
ると、メモリＭの０番地の内容Ｐ（0,0）＋Ｐ（1,0）＋
Ｐ（2,0）＋Ｐ（3,0）を読み出し、レジスタR3にセット
される。加算器A1とレジスタR1とにより、部分和Ｐ（0,
1）＋Ｐ（1,1）＋Ｐ（2,1）＋Ｐ（3,1）の計算が終了す
ると、加算器A2によりレジスタR1の内容とレジスタR3の
内容とを加算し、その結果は再びメモリＭの０番地に一
次記憶される。以下同様にしてＰ（0,2）＋…＋Ｐ（3,
2）の部分和及びＰ（0,3）＋…＋Ｐ（3,3）の部分和も
加算されて、第２図の一点鎖線内の16画素〔Ｐ（0,0）
＋Ｐ（1,0）…＋Ｐ（3,3）〕の総和がメモリＭの０番地
に記憶される。
ると、メモリＭの０番地の内容Ｐ（0,0）＋Ｐ（1,0）＋
Ｐ（2,0）＋Ｐ（3,0）を読み出し、レジスタR3にセット
される。加算器A1とレジスタR1とにより、部分和Ｐ（0,
1）＋Ｐ（1,1）＋Ｐ（2,1）＋Ｐ（3,1）の計算が終了す
ると、加算器A2によりレジスタR1の内容とレジスタR3の
内容とを加算し、その結果は再びメモリＭの０番地に一
次記憶される。以下同様にしてＰ（0,2）＋…＋Ｐ（3,
2）の部分和及びＰ（0,3）＋…＋Ｐ（3,3）の部分和も
加算されて、第２図の一点鎖線内の16画素〔Ｐ（0,0）
＋Ｐ（1,0）…＋Ｐ（3,3）〕の総和がメモリＭの０番地
に記憶される。
以上のようにして第３図のメモリＭの１〜ｉ番地にも夫
々横４画素縦４画素、16画素毎の総和が格納され、続い
て第３図のｉ＋１番地以下の番地にも夫々16画素の所定
入力数がくり返され、それら総和が格納される。かくて
本発明においては、計算機処理をすることなくハードウ
エアにより実時間内で1/16の縮小像を得ることができ
る。なお、16画素の平均値は総和の値を1/16倍すればよ
いが、これはデータのシフト動作をすればよく、平均化
処理も同時に実行できる。したがって画像データの入力
が終了すると同時に平均化された縮小像が得られ高速パ
ターン認識を可能にした。
々横４画素縦４画素、16画素毎の総和が格納され、続い
て第３図のｉ＋１番地以下の番地にも夫々16画素の所定
入力数がくり返され、それら総和が格納される。かくて
本発明においては、計算機処理をすることなくハードウ
エアにより実時間内で1/16の縮小像を得ることができ
る。なお、16画素の平均値は総和の値を1/16倍すればよ
いが、これはデータのシフト動作をすればよく、平均化
処理も同時に実行できる。したがって画像データの入力
が終了すると同時に平均化された縮小像が得られ高速パ
ターン認識を可能にした。
なお、第１図のカウンタCH,カウンタCVはレジスタR4を
介してメモリＭのアドレス信号Ａとなる。φＨ，φＶに
は別の制御回路により入力画素数（縦×横画素）のコン
トロール、縮小像の作成、開始、終了等制御された信号
を入力する。
介してメモリＭのアドレス信号Ａとなる。φＨ，φＶに
は別の制御回路により入力画素数（縦×横画素）のコン
トロール、縮小像の作成、開始、終了等制御された信号
を入力する。
本発明の画像縮小装置によれば、計算機処理をさけて、
ハードウエアにより縮小しようとする画素群の総和及び
平均化処理をすることから、従来計算機縮小処理では25
6×240画素の二次元1/16縮小に1.7秒を要したのに対し
て僅か0.016秒を要したにすぎず、画像データの入力が
終了すると同時に多値縮小画像を得ることができた。
ハードウエアにより縮小しようとする画素群の総和及び
平均化処理をすることから、従来計算機縮小処理では25
6×240画素の二次元1/16縮小に1.7秒を要したのに対し
て僅か0.016秒を要したにすぎず、画像データの入力が
終了すると同時に多値縮小画像を得ることができた。
そして本発明のパターン認識方法によれば、圧縮された
縮小像がハードウエアにより得られることから、従来計
算機パターン認識では約２秒を要したのに対して僅か約
0.2秒という時間に大幅に短縮することができた。その
結果画像処理の産業的応用は生産性を阻害することなく
種々の分野に拡大することができた。
縮小像がハードウエアにより得られることから、従来計
算機パターン認識では約２秒を要したのに対して僅か約
0.2秒という時間に大幅に短縮することができた。その
結果画像処理の産業的応用は生産性を阻害することなく
種々の分野に拡大することができた。
第１図は、本発明の画像縮小装置における実施例のブロ
ック図、第２図及び第３図は実施例の動作を説明するグ
ラフである。 A1,A2…加算器、Ｍ…メモリ。
ック図、第２図及び第３図は実施例の動作を説明するグ
ラフである。 A1,A2…加算器、Ｍ…メモリ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭54−136135（ＪＰ，Ａ) 特開 昭49−43537（ＪＰ，Ａ) 特開 昭54−150933（ＪＰ，Ａ) 特開 昭56−79571（ＪＰ，Ａ) 特開 昭56−90375（ＪＰ，Ａ)
Claims (2)
- 【請求項１】少なくともA/D変換器と、直列に接続され
て部分和と部分和の加算とを分担する２つの加算器と、
メモリと、該メモリヘアドレス信号を出力する２つのカ
ウンタとからなるハードウエアにより、入力した映像信
号から二次元のデジタル変換値Ｐ（M,N）を得、所望の
縮小倍率に基づき少なくとも横２画素縦２画素毎にそれ
らのデジタル変換値の総和を計算するにあたり、1/nの
縮小の場合Ｐ（0,0）＋Ｐ（1,0）＋…Ｐ（ｎ−1,0）の
部分和をメモリの番地Ｍ（０）に格納し、Ｐ（n,0）＋
Ｐ（ｎ＋1,0）＋…Ｐ（2n−1,0）の部分和をメモリの番
地Ｍ（１）に格納し、順次メモリに一次記憶し、Ｐ（0,
1）＋Ｐ（1,1）＋…Ｐ（ｎ−1,1）をメモリ番地Ｍ
（０）と加算してそれをメモリＭ（０）番地に格納し、
Ｐ（n,1）＋Ｐ（ｎ＋1,1）＋…Ｐ（2n−1,1）をメモリ
番地Ｍ（１）と加算してそれをメモリＭ（１）番地に格
納し、これを順次繰り返して得られた縮小像からパター
ン認識をすることを特徴とするパターン認識方法。 - 【請求項２】少なくともA/D変換器と、直列に接続され
て部分和と部分和の加算とを分担する２つの加算器と、
メモリと、該メモリへアドレス信号を出力する２つのカ
ウンタとからなるハードウエアを具備し、入力した映像
信号から二次元のデジタル変換値Ｐ（M,N）を得、所望
の縮小倍率に基づき少なくとも横２画素縦２画素毎にそ
れらのデジタル変換値の総和を計算するにあたり、1/n
の縮小の場合Ｐ（0,0）＋Ｐ（1,0）＋…Ｐ（ｎ−1,0）
の部分和をメモリの番地Ｍ（０）に格納し、Ｐ（n,0）
＋Ｐ（ｎ＋1,0）＋…Ｐ（2n−1,0）の部分和をメモリの
番地Ｍ（１）に格納し、順次メモリに一次記憶し、Ｐ
（0,1）＋Ｐ（1,1）＋…Ｐ（ｎ−1,1）をメモリ番地Ｍ
（０）と加算してそれをメモリＭ（０）番地に格納し、
Ｐ（n,1）＋Ｐ（ｎ＋1,1）＋…Ｐ（2n−1,1）をメモリ
番地Ｍ（１）と加算してそれをメモリＭ（１）番地に格
納し、これを順次繰り返して縮小像を得ることを特徴と
する画像縮小装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57147549A JPH0691598B2 (ja) | 1982-08-27 | 1982-08-27 | パターン認識方法及びそのための画像縮小装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57147549A JPH0691598B2 (ja) | 1982-08-27 | 1982-08-27 | パターン認識方法及びそのための画像縮小装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5937770A JPS5937770A (ja) | 1984-03-01 |
| JPH0691598B2 true JPH0691598B2 (ja) | 1994-11-14 |
Family
ID=15432831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57147549A Expired - Lifetime JPH0691598B2 (ja) | 1982-08-27 | 1982-08-27 | パターン認識方法及びそのための画像縮小装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691598B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7036838B2 (ja) | 2017-12-28 | 2022-03-15 | 日鉄マイクロメタル株式会社 | 半導体装置用ボンディングワイヤ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423534B2 (ja) * | 1972-08-30 | 1979-08-14 | ||
| JPS5853781B2 (ja) * | 1979-12-24 | 1983-12-01 | 株式会社東芝 | 画像拡大縮小装置 |
-
1982
- 1982-08-27 JP JP57147549A patent/JPH0691598B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5937770A (ja) | 1984-03-01 |
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