JPH0693455B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0693455B2 JPH0693455B2 JP60094310A JP9431085A JPH0693455B2 JP H0693455 B2 JPH0693455 B2 JP H0693455B2 JP 60094310 A JP60094310 A JP 60094310A JP 9431085 A JP9431085 A JP 9431085A JP H0693455 B2 JPH0693455 B2 JP H0693455B2
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- JP
- Japan
- Prior art keywords
- wiring
- metal wiring
- layer
- present
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は多層の金属配線を有する半導体集積回路に関す
る。
る。
半導体集積回路は年々その集積度を増している。特にMO
SダイナミックRAM（dRAM）の分野では３年に４倍の高集
積化が達成され、現在では64KdRAMから256KdRAMへと量
産化が進んでいる。今後更なる大容量化を考えた場合、
金属配線を多層化する技術は必須と考えられる。これは
例えば、ワード線の長大化に伴うワード線信号の遅延を
減少させるために金属配線を１層追加してワード線を所
どころ短絡して全体としてワード線抵抗を減少させるこ
と、あるいは信号配線と交差する低抵抗金属配線を追加
して配線の自由度を上げることが必要不可欠となるため
である。このためには、現在一般に行われている１層の
Al配線を２層あるいはそれ以上に多層化することが必要
となる。現在までに最も実績にある金属配線材料はAlで
あり、これを多層配線に用いることが信頼性上最も安全
な方法である。
SダイナミックRAM（dRAM）の分野では３年に４倍の高集
積化が達成され、現在では64KdRAMから256KdRAMへと量
産化が進んでいる。今後更なる大容量化を考えた場合、
金属配線を多層化する技術は必須と考えられる。これは
例えば、ワード線の長大化に伴うワード線信号の遅延を
減少させるために金属配線を１層追加してワード線を所
どころ短絡して全体としてワード線抵抗を減少させるこ
と、あるいは信号配線と交差する低抵抗金属配線を追加
して配線の自由度を上げることが必要不可欠となるため
である。このためには、現在一般に行われている１層の
Al配線を２層あるいはそれ以上に多層化することが必要
となる。現在までに最も実績にある金属配線材料はAlで
あり、これを多層配線に用いることが信頼性上最も安全
な方法である。
しかしながら、Al配線を多層化した場合、ヒロックと呼
ばれる突起が下部Al配線の表面に発生し、これに起因し
て上下のAl配線間の耐圧が劣化することが知られてい
る。ゲートアレイなどでは、層間絶縁膜を十分に厚くす
る等の工夫をして多層Al配線を用いることが従来より行
われているが、特にリークが問題となるdRAMの分野では
多層のAl配線を用いることはこれまで困難とされてい
た。このようなヒロックの問題を避けるために、下部Al
配線の表面にTiなどの高融点金属膜を被覆する方法が知
られているが、これは工程が複雑になるという欠点があ
る。
ばれる突起が下部Al配線の表面に発生し、これに起因し
て上下のAl配線間の耐圧が劣化することが知られてい
る。ゲートアレイなどでは、層間絶縁膜を十分に厚くす
る等の工夫をして多層Al配線を用いることが従来より行
われているが、特にリークが問題となるdRAMの分野では
多層のAl配線を用いることはこれまで困難とされてい
た。このようなヒロックの問題を避けるために、下部Al
配線の表面にTiなどの高融点金属膜を被覆する方法が知
られているが、これは工程が複雑になるという欠点があ
る。
本発明は上記した点に鑑みなされたもので、簡単な工程
でしかもヒロックの発生を効果的に防止するとともに、
高周波電流が流れる場合の表面効果の影響を低減できる
信頼性の高い多層金属配線構造を実現した半導体集積回
路を提供することを目的とする。
でしかもヒロックの発生を効果的に防止するとともに、
高周波電流が流れる場合の表面効果の影響を低減できる
信頼性の高い多層金属配線構造を実現した半導体集積回
路を提供することを目的とする。
本発明における多層金属配線は、上部金属配線と下部金
属配線の交差する領域および他の領域で下部金属配線に
電流の流れる方向にスリットを設け、このスリットが設
けられた部分の前記下部金属配線を、幅が２μｍ以下の
複数の細線の集合とすることを特徴とする。
属配線の交差する領域および他の領域で下部金属配線に
電流の流れる方向にスリットを設け、このスリットが設
けられた部分の前記下部金属配線を、幅が２μｍ以下の
複数の細線の集合とすることを特徴とする。
本発明はAl配線が１〜２μｍあるいはそれ以下と細い場
合に問題を起こす原因となる高さの高いヒロック（以
下、単にヒロックという）が発生しにくい、という本発
明者が見出した新規事実を積極的に利用している。即ち
本発明によれば、下部金属配線を上部金属配線と交差す
る領域でいわば細線の集合とすることにより、この領域
での下部金属配線表面でのヒロック発生を効果的に防止
することができる。従って本発明によれば、ヒロックに
起因する配線層間の耐圧劣化やリークがなくなり、信頼
性の高い多層金属配線構造をもった集積回路を実現する
ことができる。とくにdRAMに適用した場合に誤動作を防
止し、また歩留り向上を図る上で効果が大きい。
合に問題を起こす原因となる高さの高いヒロック（以
下、単にヒロックという）が発生しにくい、という本発
明者が見出した新規事実を積極的に利用している。即ち
本発明によれば、下部金属配線を上部金属配線と交差す
る領域でいわば細線の集合とすることにより、この領域
での下部金属配線表面でのヒロック発生を効果的に防止
することができる。従って本発明によれば、ヒロックに
起因する配線層間の耐圧劣化やリークがなくなり、信頼
性の高い多層金属配線構造をもった集積回路を実現する
ことができる。とくにdRAMに適用した場合に誤動作を防
止し、また歩留り向上を図る上で効果が大きい。
しかも本発明において下部金属配線にスリットを設ける
ことは、この配線のパターニング工程で同時にできるの
で、製造工程は何等複雑にならない。またスリットは上
部金属配線との交差領域にのみ、かつ電流の流れる方向
に形成することにより、配線抵抗の増大を十分小さくす
ることができる。
ことは、この配線のパターニング工程で同時にできるの
で、製造工程は何等複雑にならない。またスリットは上
部金属配線との交差領域にのみ、かつ電流の流れる方向
に形成することにより、配線抵抗の増大を十分小さくす
ることができる。
更に本発明によれば、配線の交差部に限らず他の領域に
までスリットが存在するので、高周波電流が流れる時の
表皮効果の影響を軽減することができる。
までスリットが存在するので、高周波電流が流れる時の
表皮効果の影響を軽減することができる。
以下本発明の実施例を説明する。
第１図は一実施例の集積回路における２層Al配線の交差
部の平面図を示し、第２図はそのＡ−Ａ′断面図を示
す。１はSiなどの半導体基板であり、例えばdRAM回路を
構成する素子が形成されている。この基板１上に層間絶
縁膜５により分離されて第１層Al配線２及び第２層Al配
線３が形成されている。第１層Al配線２は、第２層Al配
線３との交差部およびそれ以外の部分に図示の如くに複
数本のスリット４が設けられ、この部分は１〜２μｍあ
るいはそれ以下の幅をもつ複数本の細線の集合となって
いる。このスリット４は第１層Al配線２のパターニング
工程で同時に形成される。
部の平面図を示し、第２図はそのＡ−Ａ′断面図を示
す。１はSiなどの半導体基板であり、例えばdRAM回路を
構成する素子が形成されている。この基板１上に層間絶
縁膜５により分離されて第１層Al配線２及び第２層Al配
線３が形成されている。第１層Al配線２は、第２層Al配
線３との交差部およびそれ以外の部分に図示の如くに複
数本のスリット４が設けられ、この部分は１〜２μｍあ
るいはそれ以下の幅をもつ複数本の細線の集合となって
いる。このスリット４は第１層Al配線２のパターニング
工程で同時に形成される。
このような構成とすれば、第１層Al配線２のスリット４
を設けた部分では熱工程でのヒロックが発生が防止され
る。これは、熱工程でのAl多結晶の応力分散が効果的に
行われるためである。従って、第１層Al配線２と第２層
Al配線３の間の絶縁耐圧は十分に高いものとなり、信頼
性向上が図られる。
を設けた部分では熱工程でのヒロックが発生が防止され
る。これは、熱工程でのAl多結晶の応力分散が効果的に
行われるためである。従って、第１層Al配線２と第２層
Al配線３の間の絶縁耐圧は十分に高いものとなり、信頼
性向上が図られる。
また第１層Al配線２にスリット４を形成するには特別な
工程を付加する必要はなく、例えばヒロック防止のため
Ti膜を被覆する従来法に比べて工程は簡単である。しか
もスリット４は配線の電流が流れる方向に沿って形成さ
れているから、このスリット４を設けたことによる配線
抵抗の増大の影響はほとんどない。
工程を付加する必要はなく、例えばヒロック防止のため
Ti膜を被覆する従来法に比べて工程は簡単である。しか
もスリット４は配線の電流が流れる方向に沿って形成さ
れているから、このスリット４を設けたことによる配線
抵抗の増大の影響はほとんどない。
また、本実施例によれば、第１層Al配線と第２層Al配線
との交差部以外にもスリット４が存在するので、高周波
電流が流れる場合の表皮効果の影響を低減することがで
きる。この効果は、配線幅が表皮効果厚み即ち、 （ρは比抵抗［Ω・cm］、ｆは周波数［MHz］）より大
きい場合に、これを細線の集合とすることにより初めて
認められる。したがって、本実施例のように、第１層配
線と第２層配線の交差部に止まらず他の領域まで上記細
線化を拡大すれば、表皮効果による抵抗増大をより有効
に防止して、集積回路内の高速信号伝搬を可能とする。
との交差部以外にもスリット４が存在するので、高周波
電流が流れる場合の表皮効果の影響を低減することがで
きる。この効果は、配線幅が表皮効果厚み即ち、 （ρは比抵抗［Ω・cm］、ｆは周波数［MHz］）より大
きい場合に、これを細線の集合とすることにより初めて
認められる。したがって、本実施例のように、第１層配
線と第２層配線の交差部に止まらず他の領域まで上記細
線化を拡大すれば、表皮効果による抵抗増大をより有効
に防止して、集積回路内の高速信号伝搬を可能とする。
なお本発明は上記実施例に限られるものではなく、その
趣旨を逸脱しない範囲で種々変形して実施することがで
きる。例えば３層以上の多層配線構造の場合にも、隣接
する配線層間について上記実施例と同様に下部配線にス
リットを設けることにより、同様の効果が得られる。ま
た金属配線材料はAlに限られず、熱工程でヒロックが発
生するようのものであれば本発明を適用して有効であ
る。
趣旨を逸脱しない範囲で種々変形して実施することがで
きる。例えば３層以上の多層配線構造の場合にも、隣接
する配線層間について上記実施例と同様に下部配線にス
リットを設けることにより、同様の効果が得られる。ま
た金属配線材料はAlに限られず、熱工程でヒロックが発
生するようのものであれば本発明を適用して有効であ
る。
第１図は本発明の一実施例の集積回路における配線構造
を示す平面図、第２図は第１図のＡ−Ａ′位置断面図で
ある。 １……半導体基板、２……第１層Al配線、３……第２層
Al配線、４……スリット、５……層間絶縁膜。
を示す平面図、第２図は第１図のＡ−Ａ′位置断面図で
ある。 １……半導体基板、２……第１層Al配線、３……第２層
Al配線、４……スリット、５……層間絶縁膜。
Claims (1)
- 【請求項１】多層の金属配線を有する半導体集積回路に
おいて、上部金属配線と下部金属配線の交差する領域お
よび他の領域で下部金属配線に電流の流れる方向にスリ
ットを設け、このスリットが設けられた部分の前記下部
金属配線を、幅が２μｍ以下の複数の細線の集合とする
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60094310A JPH0693455B2 (ja) | 1985-05-01 | 1985-05-01 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60094310A JPH0693455B2 (ja) | 1985-05-01 | 1985-05-01 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61252647A JPS61252647A (ja) | 1986-11-10 |
| JPH0693455B2 true JPH0693455B2 (ja) | 1994-11-16 |
Family
ID=14106703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60094310A Expired - Lifetime JPH0693455B2 (ja) | 1985-05-01 | 1985-05-01 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693455B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5125136A (en) * | 1990-09-04 | 1992-06-30 | Motorola, Inc. | Method and apparatus for semiconductor device passivation |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54133090A (en) * | 1978-04-07 | 1979-10-16 | Cho Lsi Gijutsu Kenkyu Kumiai | Semiconductor device |
| JPS5717146A (en) * | 1980-07-04 | 1982-01-28 | Fujitsu Ltd | Wiring for semiconductor element |
| JPS59188145A (ja) * | 1983-04-08 | 1984-10-25 | Oki Electric Ind Co Ltd | 半導体装置 |
| JPS6049649A (ja) * | 1983-08-26 | 1985-03-18 | Fujitsu Ltd | 半導体集積回路装置 |
-
1985
- 1985-05-01 JP JP60094310A patent/JPH0693455B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61252647A (ja) | 1986-11-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |