JPH0693603B2 - デ−タストロ−ブ回路 - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、例えばＲ−DATにおいて、再生により得られ
るデジタル信号からなるデータをストローブするデータ
ストローブ回路に関するものである。

〔発明の技術的背景及びその問題点〕 データストローブ回路として必要な機能は、入力された
デジタル信号をその信号波形のエッジから正確にクロッ
クの周期の1/2プラスクロックの周期の整数倍の位置で
ストローブすることであり、このことによって、入力さ
れたデジタル信号を最小限の誤り率で読取ることが可能
となる。

従来この種の回路として第５図に示す構成のものが知ら
れている。図において、１は例えばＲ−DATの場合の８
−10変調されたデジタル信号が入力される入力端子、２
は入力端子１に入力されたデジタル信号を所定の時間遅
延する例えば遅延線、デイレイドマルチバイブレータな
どからなる遅延手段、３は入力されたデジタル信号と遅
延手段２によって遅延されたデジタル信号とを乗算する
乗算器であり、該乗算器３は入力デジタル信号の波形の
エッジ部で立上がる遅延手段２の遅延時間に等しいパル
ス幅のパルスを作成する。

４はPLL（フェーズロックドループ）の位相比較器（P
D）、５はPLLのループフィルタとしてのローパルスフィ
ルタ（LPF）、６はPLLの電圧制御発振器（VCO）、７はV
CO6の発振出力信号を２分周するための分周器としての
Ｄ型フリップフロップ（FF）であり、これらによってPL
Lが構成されている。

８はＤ型FF7と同様にVCO6の発振出力信号を２分周する
分周器としてのＤ型FFであるが、該Ｄ型FF8により分周
された信号はＤ型FF7で分周された信号よりも90゜位相
が遅らされてクロック出力端子９から出力される。この
90゜の位相遅れは、上記PLLで再生されたクロック信号
に基づいて入力デジタル信号をストローブするのに必要
なものである。10はVCO6の発振出力信号を反転してＤ型
FF8のクロック（CK）入力に印加するインバータであ
る。11は上記PLLによって再生されたクロックによって
入力デジタル信号をストローブするＤ型FFであり、該Ｄ
型FF11の出力がストローブデータとして出力端子12から
出力される。

以上の構成の回路の動作を、回路中各部（ａ）〜（ｇ）
の波形を示す第６図を参照しながら説明する。

第６図（ａ）に示す入力デジタル信号と遅延手段２によ
り遅延された第６図（ｂ）に示す入力デジタル信号とが
入力される乗算器３の出力には、第６図（ｃ）に示す波
形のパルスが得られる。乗算器３の出力に得られるパル
スは、入力デジタル信号の立上り及び立下りエッジ毎に
立上り、遅延手段２の遅延時間Td間持続した後立下り、
これを以下エッジパルスと呼ぶ。

PD4、LPF5、VCO6及び分周器７により構成されるPLLは、
第６図（ｃ）に示すエッジパルスと第６図（ｄ）に示す
分周器７の出力信号とが位相ロックするように動作す
る。このPLLの位相ロックの条件は、第６図（ｅ）に示
すPD4の出力信号の平均値がゼロになることである。換
言すると、PD4の出力のＨレベルの区間の時間の積分値
とＬレベルの区間の時間の積分値とが等しくなることで
ある。このため、ロック状態では、第６図（ｃ）に示す
エッジパルスと第６図（ｄ）に示す分周器７の出力信号
とは90゜の位相差をもち、第６図（ｃ）に示すエッジパ
ルスの中心に分周器７の出力信号の立上りがくるように
なる。今、エッジパルスの中心から立上りエッジ及び立
下りエッジまでの時間をそれぞれT1及びT2とすると、 T1＝T2＝Td/2 …（１） となる。

また、分周器８の出力信号は第６図（ｆ）に示すように
分周器７の出力信号より位相が90゜遅れているが、両分
周器７及び８の出力信号の周期はクロックの周期そのも
のである。このクロックの周期をTckとすると、90゜の
位相遅れは時間ではTckの1/4にあたる。

以上から、入力デジタル信号のエッジからクロックの立
上りエッジまでの時間をＴとすると、 Ｔ＝T1＋Tck/4＝Td/2＋Tck/4 …（２） となり、Td＝Tck/2とすれば、 Ｔ＝1/2・Tck/2＋Tck/4 ＝1/2・Tck …（３） となる。よって、入力デジタル信号を分周器８の出力信
号でストローブすれば理想的なストローブポイントで入
力デジタル信号、すなわち入力データをストローブする
ことができる。

上述した従来の回路では、遅延手段２の遅延時間Tdが部
品バラツキなどにより所望値から増減したとき、ストロ
ーブポイントが最適点からずれてしまうようになる。

第７図及び第８図は遅延手段２の遅延時間が最適の時間
より長くなった場合と短くなった場合の各部の波形を示
す。第７図（ｃ）、第８図（ｃ）に示すエッジパルスと
第７図（ｄ）、第８図（ｄ）に示す分周器７の出力信号
は、エッジパルスの中心に分周器７の出力信号の立上り
エッジがくるようにPLLにおいて位相ロックがかかるの
で、遅延手段２の遅延時間Tdの変化によってエッジパル
スの持続時間が変化すると、ストローブポイントが最適
位置からずれる。このずれ時間をToffとして第７図及び
第８図中に示してある。

このToffは上式（２）から明らかなように Toff＝Tck/2−（Td/2＋Tck/4） ＝Tck/4−Td/2 …（４） となる。この式（４）で求まるToffが負の場合ストロー
ブポイントが最適位置から遅れ、正の場合、進むように
なる。

このため、従来のこの種の回路では、遅延手段２を手動
調整可能な構成となし、部品バラッキによる遅延時間の
最適値からのずれをなくすることが行われていたが、こ
の調整によりコスト上昇をまねていた。また、一度調整
しても外的要因によって以後遅延時間が変化することも
あり、このようなときには何らの対処もできなかった。

〔発明の目的〕

本発明は上述した従来のものの欠点を除去するためにな
されたもので、常に入力デジタル信号の中心にクロック
のエッジがくるように遅延時間を自動的に調整可能にし
て調整作業を不用にするとともに、常に正確な入力デー
タのストローブを行えるようにしたデータストローブ回
路を提供することを目的としている。

〔発明の概要〕

上記目的を達成するため本発明によりなされたデータス
トローブ回路では、入力デジタル信号を最適なタイミン
グでストローブするための再生クロックを生成するのに
使用するエッジパルスを得るため、入力デジタル信号を
遅延する遅延回路の遅延時間を可変できるようにしてい
る。そして、この遅延時間を、再生クロックの立上りエ
ッジで前記入力デジタル信号をストローブして得たデー
タをストローブデータとして出力する第１のストローブ
手段の出力及び前記入力デジタル信号の排他的論理和
と、前記第１のストローブ手段の出力及び再生クロック
の立下りエッジで前記第１のストローブ手段の出力をス
トローブして得たデータを出力する第２のストローブ手
段の出力の排他的論理和とにより面積比較型の位相比較
を行って得た信号により制御している。

最適なストローブ点は、再生クロックの立上りにおいて
入力デジタル信号の立上り区間及び立下り区間の各々の
中間点であり、このような点で入力デジタル信号がスト
ローブされた場合、入力デジタル信号とストローブデー
タとの間では1/4周期、ストローブデータとこのストロ
ーブデータを再生クロックの立下りエッジによってスト
ローブして得た信号との間でも1/4周期、そして入力デ
ジタル信号とストローブデータを再生クロックの立下り
エッジによってストローブして得た信号との間では1/2
周期、それぞれ位相がずれるようになる。

従って、上記２つの排他的論理和により面積比較型の位
相比較を行うと、上記所望の関係からずれに応じた信号
が得られ、これを利用して遅延回路の遅延時間を制御す
ることによって、常に再生クロックが入力デジタル信号
の中心で立上るようにされ、面倒な調整作業なしに常に
正確な入力データのストローブが可能になっている。

〔発明の実施例〕

以下、本発明の実施例を図面に基づいて説明する。

第１図は本発明によりデータストローブ回路の一実施例
を示すブロック図である。

図において、21は入力端子、23は乗算器、24は位相比較
器（PDI）、25はローパスフィルタ（LPFI）、26はVCO、
27,28は分周器、29はクロック出力端子、30はインバー
タ、32はデータ出力端子であり、これらは第５図につい
て上述した符号１、３〜10、及び12のものにそれぞれ対
応している。

35は例えばディレイドマルチバイブレータ、CCD、シフ
トレジスタなどから構成され、電気的に遅延時間をコン
トロールすることが可能な可変遅延回路、36は面積比較
型の位相比較器（PDII）、36aはＤ入力に入力デジタル
信号が、CK入力に分周器28のＱ出力すなわち再生クロッ
クがそれぞれ印加され、Ｑ出力に再生クロックの立上り
で入力デジタル信号をストローブして得たストローブデ
ータを出力する第１のストローブ手段としてのＤ型FF、
36cはＤ入力にＤ型FF36aのＱ出力すなわちストローブデ
ータが、CK入力にインバータ36bにより反転された分周
器28のＱ出力すなわち再生クロックがそれぞれ印加さ
れ、Ｑ出力に再生クロックの立下りでストローブデータ
をストローブして得たデータを出力する第２のストロー
ブ手段としてのＤ型FFである。上記Ｄ型FF36aのＱ出力
のストローブデータは出力端子32からデータとして出力
される。また、36は面積比較型の位相比較器（PDII）、
37はループフィルタとしてのローパスフィルタ（LPFI
I）である。

位相比較器（PDII）36はイクスクルーシブオア（排他的
論理和;EXOR）回路36d及び36eを有し、これらのEXOR回
路36d及び36eの一方の入力には、ストローブデータがそ
れぞれ印加されている。EXOR回路36dの他方の入力には
遅延前の入力デジタル信号が、EXOR回路36eの他方の入
力には第２のストローブ手段としてのＤ型FF36cのＱ出
力がそれぞれ印加されている。EXOR回路36d及び36eは加
算器36fの正転入力及び反転入力にそれぞれ印加されて
いる。加算器36fの出力には、ストローブデータ、入力
デジタル信号及び再生クロックの間の位相の関係を反映
した信号が出力され、これがLPFII37を介して可変遅延
回路35に制御信号として印加されている。

以上の構成の回路の動作を、回路中各部（ａ），
（ｆ），（ｈ）〜（ｋ）の波形を示す第２図を参照しな
がら説明する。

第２図（ｆ）及び（ｇ）に示される波形は第１図につい
て上述した従来の回路と同様の動作により得られる。Ｄ
型FF36cはＤ型FF36aの出力に得られるストローブされた
データを第２図（ｆ）に示す再生クロックの立下りに対
応するタイミングでラチして第２図（ｈ）に示す信号を
出力する。EXOR回路36dは、第２図（ａ）に示す入力デ
ジタル信号と第２図（ｇ）に示すストローブデータとの
EXORをとり、その出力に第２図（ｉ）に示す信号を出力
する。EXOR回路36eは、第２図（ｇ）に示すデータと第
２図（ｈ）に示すＤ型FF36cの出力信号とのEXORをと
り、第２図（ｊ）に示す信号を出力する。EXOR回路36d
及び36eの出力信号は加算器36fで加算され、その出力に
第２図（ｋ）に示す信号が出力される。

第２図（ｋ）に示す加算器36fの出力信号は、可変遅延
回路35の遅延時間が最適値となっていて再生クロックの
立上りが入力デジタル信号の中心に一致する場合で、等
時間間隔で正負に振れている。このため、加算器36fの
出力信号が入力されているLPFII37の出力、すなわち、
可変遅延回路35の制御信号はゼロとなっていて、遅延時
間は現状に保持される。

第３図は可変遅延回路35の遅延時間が最適値より大きい
場合の各部の波形を示し、加算器36fの出力信号が第３
図（ｋ）に示すように正側にある時間が負側にある時間
よりも長くなり、このことによってLPFII37の出力に正
の制御信号が発生される。この正の制御信号によって可
変遅延回路35はその遅延時間が短かくなる方向に制御さ
れる。

第４図は可変遅延回路35の遅延時間が最適値より小さい
場合の各部の波形を示し、加算器36fの出力信号が第４
図（ｋ）に示すように負側にある時間が長く、このこと
により可変遅延回路35はLPFII37を介して負の制御信号
が印加され、その遅延時間が長くなるように制御され
る。

〔発明の効果〕

以上説明したように本発明によれば、入力デジタル信号
を遅延する手段の遅延時間が、再生クロックを入力デジ
タル信号の中心で立上げるように電気的に自動制御され
るようになっているため、面倒な調整作業が不用とな
り、しかも常に最適な位置での入力デジタル信号のスト
ローブが可能となるという効果が得られる。

【図面の簡単な説明】

第１図は本発明によるデータストローブ回路の一実施例
を示すブロック図、 第２図は第１図中の可変遅延回路の遅延時間が最適値の
ときの各部の波形を示す波形図、 第３図は遅延時間が大きいときの各部の波形を示す波形
図、 第４図は遅延時間が小さいときの各部の波形を示す波形
図、 第５図は従来のデータストローブ回路の一例を示すブロ
ック図、 第６図乃至第８図は第５図の遅延手段の遅延時間が最適
値のとき、大きいとき及び小さいときの各部の波形をそ
れぞれ示す波形図である。 23……乗算器 24……位相比較器（PLL） 25……LPFI（PLL） 26……VCO（PLL） 27,28……分周器（PLL） 36a……Ｄ型FF（第１のストローブ手段） 36c……Ｄ型FF（第２のストローブ手段） 36……面積比較型位相比較器 36d,36e……EXOR回路 36f……加算器

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力デジタル信号を遅延する電気的に遅延
   時間が制御可能な可変遅延回路と、 該可変遅延回路で遅延した後の入力デジタル信号と前記
   入力デジタル信号とを乗算してエッジパルスを出力する
   乗算器と、 該乗算器からのエッジパルスに基づき再生クロックを発
   生して該再生クロックをクロックとして出力するフェー
   ズロックドループと、 前記再生クロックの立上りエッジで前記入力デジタル信
   号をストローブして得たデータをストローブデータとし
   て出力する第１のストローブ手段と、 前記再生クロックの立下りエッジで前記第１のストロー
   ブ手段の出力をストローブして得たデータを出力する第
   ２のストローブ手段と、 前記第１のストローブ手段の出力及び前記入力デジタル
   信号の排他的論理和と、前記第１のストローブ手段の出
   力及び前記第２のストローブ手段の出力の排他的論理和
   とにより面積比較型の位相比較を行い、前記第１のスト
   ローブ手段におけるストローブポイントの遅れ・進みに
   応じた信号を出力する面積比較型位相比較器とを備え、 該面積比較型位相比較器の出力により前記可変遅延回路
   の遅延時間を制御するようにした ことを特徴とするデータストローブ回路。