JPH0693620B2 - アナログスイッチ回路 - Google Patents
アナログスイッチ回路Info
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- JPH0693620B2 JPH0693620B2 JP7264385A JP7264385A JPH0693620B2 JP H0693620 B2 JPH0693620 B2 JP H0693620B2 JP 7264385 A JP7264385 A JP 7264385A JP 7264385 A JP7264385 A JP 7264385A JP H0693620 B2 JPH0693620 B2 JP H0693620B2
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- switch
- semiconductor switch
- input signal
- transistor
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はアナログスイツチに係り、特に高周波アナログ
信号の多重選択に適した半導体アナログスイツチに関す
る。
信号の多重選択に適した半導体アナログスイツチに関す
る。
従来、高周波アナログスイツチのオンオフ比（減衰され
た信号の通過量を減衰通過量とし、スイッチのオン時の
減衰通過量とオフ時の減衰通過量の比）を高くするスイ
ツチの形式としては、信号に対して直並列にスイツチを
配する直並列スイツチ回路方式があり、例えばシリコニ
クス（Siliconix）社アプリケーシヨンノートAN73−
３、FET集積回路による高周波のスイツチング、1976年1
2月（Switching High−Frequency Sighals with FET In
tegrated Sighals、Dec.1976）に述べられている。
た信号の通過量を減衰通過量とし、スイッチのオン時の
減衰通過量とオフ時の減衰通過量の比）を高くするスイ
ツチの形式としては、信号に対して直並列にスイツチを
配する直並列スイツチ回路方式があり、例えばシリコニ
クス（Siliconix）社アプリケーシヨンノートAN73−
３、FET集積回路による高周波のスイツチング、1976年1
2月（Switching High−Frequency Sighals with FET In
tegrated Sighals、Dec.1976）に述べられている。
第２図は、電子スイツチ21,51,81を入力端子10と出力端
子90の間にＴ形に配したＴ形の直並列スイツチを示して
いる。このようなスイツチの構成例は入力の多重化が容
易で、単一スイツチに比較して高いオンオフ比が得られ
る。このような直並列スイツチ回路の信号のオン・オフ
時の減衰通過量はインピーダンスの分圧比になるから各
々次のようになる。
子90の間にＴ形に配したＴ形の直並列スイツチを示して
いる。このようなスイツチの構成例は入力の多重化が容
易で、単一スイツチに比較して高いオンオフ比が得られ
る。このような直並列スイツチ回路の信号のオン・オフ
時の減衰通過量はインピーダンスの分圧比になるから各
々次のようになる。
すなわち、オン，オフ時の減衰通過量は負荷抵抗や信号
源インピーダンスに大きく依存し、それらに対しスイツ
チのオンインピーダンスが十分に小さく、かつオフイン
ピーダンスが十分に高いとみなせる場合にのみ高いオン
・オフ比が得られる。これは、通常、オン時の減衰量は
小さいのでオン時の減衰通過量は大きくなり、オフ時の
減衰量は大きいのでオフ時の減衰通過量は小さくなるか
らである。しかしながら一般的に電子スイツチは、オン
抵抗を小さくすると大形になりオフインピーダンスも低
下するから負荷インピーダンス等に対してオン／オフイ
ンピーダンスを無視できるように両立させることが実際
上困難で、高いオンオフ比を得ることができなかつた。
ここで負荷インピーダンスとは、スイッチの負荷側に接
続されるインピーダンス、例えば、従来回路例のR91で
ある。
源インピーダンスに大きく依存し、それらに対しスイツ
チのオンインピーダンスが十分に小さく、かつオフイン
ピーダンスが十分に高いとみなせる場合にのみ高いオン
・オフ比が得られる。これは、通常、オン時の減衰量は
小さいのでオン時の減衰通過量は大きくなり、オフ時の
減衰量は大きいのでオフ時の減衰通過量は小さくなるか
らである。しかしながら一般的に電子スイツチは、オン
抵抗を小さくすると大形になりオフインピーダンスも低
下するから負荷インピーダンス等に対してオン／オフイ
ンピーダンスを無視できるように両立させることが実際
上困難で、高いオンオフ比を得ることができなかつた。
ここで負荷インピーダンスとは、スイッチの負荷側に接
続されるインピーダンス、例えば、従来回路例のR91で
ある。
また、高周波アナログスイツチの従来方式としては差動
増幅器の一方の入力に信号を加え、他方の入力に制御信
号を加えるいわゆる差動形アナログスイツチも知られて
いるが、複数の信号を選択的に切り換える多重スイツチ
の構成が難しいという問題がある。
増幅器の一方の入力に信号を加え、他方の入力に制御信
号を加えるいわゆる差動形アナログスイツチも知られて
いるが、複数の信号を選択的に切り換える多重スイツチ
の構成が難しいという問題がある。
本発明の目的は、高いオンオフ比が得られ、かつ負荷イ
ンピーダンスの影響を軽減しうる高周波のスイツチ回路
の提供することにある。
ンピーダンスの影響を軽減しうる高周波のスイツチ回路
の提供することにある。
本発明は直並列形スイツチにおいては負荷インピーダン
スの値が、スイツチのオン時の減衰量、オフ時の減衰量
の双方に影響することに鑑み、直並列スイツチの構成ス
イツチにインピーダンス変換作用を有するトランジスタ
を用いることで、スイツチ側から見た負荷側のインピー
ダンスが信号のオン時には高く、信号のオフ時には低く
なるようにしてともに負荷インピーダンスの影響を低減
しオンオフ比を向上するものである。
スの値が、スイツチのオン時の減衰量、オフ時の減衰量
の双方に影響することに鑑み、直並列スイツチの構成ス
イツチにインピーダンス変換作用を有するトランジスタ
を用いることで、スイツチ側から見た負荷側のインピー
ダンスが信号のオン時には高く、信号のオフ時には低く
なるようにしてともに負荷インピーダンスの影響を低減
しオンオフ比を向上するものである。
以下、本発明の一実施例を第１図により説明する。第１
図においては、信号入力端子は10,10′、出力端子は90
で、負荷インピーダンスは91である。入力端子10には定
電流バイアス源30によつて動作電流が設定されるエミツ
タホロワのトランジスタ15のベースが接続され、そのエ
ミツタ出力側には、定電源40によつて順バイアスされる
直列スイツチ20、具体的にはコレクタ、ベース間を共通
接続したダイオード接続のトランジスタ22のエミツタが
接続されている。トランジスタ22のベース側は並列スイ
ツチ50、具体的には制御電極56を有するトランジスタ51
が接続され、さらに出力段のトランジスタスイツチ80を
構成するトランジスタ81のベースへ接続されている。ト
ランジスタスイツチ80は、トランジスタ81,82…の如く
複数のトランジスタで構成され、そのエミツタは共通接
続されてバイアス電流源60でバイアスされると共に、出
力端子90を介し負荷インピーダンス91に接続されてい
る。トランジスタスイツチの他のトランジスタ82のベー
スには並列スイツチのトランジスタ51、バイアス電流源
40′とダイオード接続されたトランジスタ22′、エミツ
タフオロアのトランジスタ15′を介して別の入力端子1
0′へと接続されている。第１図における各バイアス電
流源の電位値としては、１〜10mAの程度内にあるが、定
電流源40,40′は定電流源30,30′よりも小さく、1/2な
いしそれ以下である。
図においては、信号入力端子は10,10′、出力端子は90
で、負荷インピーダンスは91である。入力端子10には定
電流バイアス源30によつて動作電流が設定されるエミツ
タホロワのトランジスタ15のベースが接続され、そのエ
ミツタ出力側には、定電源40によつて順バイアスされる
直列スイツチ20、具体的にはコレクタ、ベース間を共通
接続したダイオード接続のトランジスタ22のエミツタが
接続されている。トランジスタ22のベース側は並列スイ
ツチ50、具体的には制御電極56を有するトランジスタ51
が接続され、さらに出力段のトランジスタスイツチ80を
構成するトランジスタ81のベースへ接続されている。ト
ランジスタスイツチ80は、トランジスタ81,82…の如く
複数のトランジスタで構成され、そのエミツタは共通接
続されてバイアス電流源60でバイアスされると共に、出
力端子90を介し負荷インピーダンス91に接続されてい
る。トランジスタスイツチの他のトランジスタ82のベー
スには並列スイツチのトランジスタ51、バイアス電流源
40′とダイオード接続されたトランジスタ22′、エミツ
タフオロアのトランジスタ15′を介して別の入力端子1
0′へと接続されている。第１図における各バイアス電
流源の電位値としては、１〜10mAの程度内にあるが、定
電流源40,40′は定電流源30,30′よりも小さく、1/2な
いしそれ以下である。
第１図のにおいて、それぞれの信号源は端子10,10′へ
接続され、スイツチのオンオフ制御信号は、端子56,5
6′へ印加される。動作例として、入力端子10の信号を
選択し、他の信号を非選択する場合について説明する
と、オン、オフの選択制御信号は端子56にOV、端子56′
に＋（プラス）の制御信号が加えられる。このとき並列
スイツチ50のトランジスタはオフ、したがつて直列スイ
ツチ20のダイオード接続のトランジスタ22には定電流源
40により順バイアスされ、スイツチの入力端子18の信号
をトランジスタ81のベースへ伝達する。一方他入力の並
列のトランジスタ51′はオン状態でそのコレクタ電圧は
ほぼOVであるから、直列スイツチのトランジスタ22′及
びトランジスタ82はオフ状態となり、結局、出力端子90
には入力端子10の信号のみが選択出力される。
接続され、スイツチのオンオフ制御信号は、端子56,5
6′へ印加される。動作例として、入力端子10の信号を
選択し、他の信号を非選択する場合について説明する
と、オン、オフの選択制御信号は端子56にOV、端子56′
に＋（プラス）の制御信号が加えられる。このとき並列
スイツチ50のトランジスタはオフ、したがつて直列スイ
ツチ20のダイオード接続のトランジスタ22には定電流源
40により順バイアスされ、スイツチの入力端子18の信号
をトランジスタ81のベースへ伝達する。一方他入力の並
列のトランジスタ51′はオン状態でそのコレクタ電圧は
ほぼOVであるから、直列スイツチのトランジスタ22′及
びトランジスタ82はオフ状態となり、結局、出力端子90
には入力端子10の信号のみが選択出力される。
第１図の実施例における上記の状態における選択信号
路、および非選択信号路の等価回路は第３図の（ａ），
（ｂ）のようになる。すなわち各直並列トランジスタス
イツチ（及びダイオードスイツチ）のオンインピーダン
スをZon、オフインピーダンスをZoffとすると、選択信
号路のスイツチ22,81は低いZonのインピーダンス、スイ
ツチ51,82は高いZoffのインピーダンスを程し、負荷イ
ンピーダンス91はスイツチ81のインピーダンスバツフア
作用（エミツタフオロワ）により直列スイツチ側からみ
たインピーダンスは等価的にhfe増幅倍されてみえる。
他方、非選択信号路からみた各直，並列スイツチの状態
は総て選択信号路と逆になり、第３図（ｂ）のようにな
る。
路、および非選択信号路の等価回路は第３図の（ａ），
（ｂ）のようになる。すなわち各直並列トランジスタス
イツチ（及びダイオードスイツチ）のオンインピーダン
スをZon、オフインピーダンスをZoffとすると、選択信
号路のスイツチ22,81は低いZonのインピーダンス、スイ
ツチ51,82は高いZoffのインピーダンスを程し、負荷イ
ンピーダンス91はスイツチ81のインピーダンスバツフア
作用（エミツタフオロワ）により直列スイツチ側からみ
たインピーダンスは等価的にhfe増幅倍されてみえる。
他方、非選択信号路からみた各直，並列スイツチの状態
は総て選択信号路と逆になり、第３図（ｂ）のようにな
る。
したがつて（ａ）の端子18及び（ｂ）の端子18′からみ
た減衰通過量はそれぞれ、次のようになる。
た減衰通過量はそれぞれ、次のようになる。
Zonのインピーダンスとしては、実質的にはエミツタ抵
抗（＝kT/qIE）であるので極めて低い。また、このエミ
ッタ抵抗は、（１）、（２）式のZonで示されるコレク
タ飽和抵抗よりも低い。またZoffは実質的には逆バイア
スされたベースエミツタ間の寄生容量によるインピーダ
ンスで極めて大きい。本発明の回路では、スイツチを構
成するトランジスタのインピーダンス変換作用により負
荷インピーダンスが見掛け上hfe倍大きくなるので、オ
ン時のインピーダンスが小さくなり、オン時の減衰量も
小さくなる。また、オフ時において、逆バイアスされた
半導体スイッチによって、インピーダンスを大きくする
ことができるので、オフ時の減衰量を大きくすることが
できる。信号に対する初段のバツフアトランジスタ15の
挿入も信号時インピーダンスによるオン時の減衰を改善
する。また、オフ時の減衰量は実質的に直並列スイツチ
の２段構成と等価になり、極めて大きくなる。従つて、
（３）（４）式をさきの（１），（２）式と比較すると
オン，オフ時とも減衰通過量は大幅に改善され、高オン
オフ比が得られる。
抗（＝kT/qIE）であるので極めて低い。また、このエミ
ッタ抵抗は、（１）、（２）式のZonで示されるコレク
タ飽和抵抗よりも低い。またZoffは実質的には逆バイア
スされたベースエミツタ間の寄生容量によるインピーダ
ンスで極めて大きい。本発明の回路では、スイツチを構
成するトランジスタのインピーダンス変換作用により負
荷インピーダンスが見掛け上hfe倍大きくなるので、オ
ン時のインピーダンスが小さくなり、オン時の減衰量も
小さくなる。また、オフ時において、逆バイアスされた
半導体スイッチによって、インピーダンスを大きくする
ことができるので、オフ時の減衰量を大きくすることが
できる。信号に対する初段のバツフアトランジスタ15の
挿入も信号時インピーダンスによるオン時の減衰を改善
する。また、オフ時の減衰量は実質的に直並列スイツチ
の２段構成と等価になり、極めて大きくなる。従つて、
（３）（４）式をさきの（１），（２）式と比較すると
オン，オフ時とも減衰通過量は大幅に改善され、高オン
オフ比が得られる。
ここで（２）式と（４）式を比較してみると、負荷イン
ピーダンスR0,R91とオンインピーダンスZonとの関係
は、 Zon≪R0,R91 である。つまり、（４）式の は、ほぼ１になる。従って、（４）式のZONと（２）式
のR91を比較すれば、上述の関係から（４）式の減衰通
過量が（２）式の減衰通過量より小さくなる。また、
（２）式のZONは飽和トランジスタスイッチのコレクタ
抵抗（数100Ω）であるのに対し、（４）式のZONはエミ
ッタ抵抗（＝kT/qIE、数10Ω）であり、１桁小さくな
り、（４）式の減衰通過量がはるかに小さくなる。
ピーダンスR0,R91とオンインピーダンスZonとの関係
は、 Zon≪R0,R91 である。つまり、（４）式の は、ほぼ１になる。従って、（４）式のZONと（２）式
のR91を比較すれば、上述の関係から（４）式の減衰通
過量が（２）式の減衰通過量より小さくなる。また、
（２）式のZONは飽和トランジスタスイッチのコレクタ
抵抗（数100Ω）であるのに対し、（４）式のZONはエミ
ッタ抵抗（＝kT/qIE、数10Ω）であり、１桁小さくな
り、（４）式の減衰通過量がはるかに小さくなる。
次に、（１）式と（３）式とを比較すると、上述のZON
の比較から（３）式のZONは（１）式のZONより１桁以上
小さいので、（３）式はほぼ１になる。これに対して、
（１）式のZONをほぼ０と見なしても（３）式より大き
くならないのは明らかである。従って、（３）式の減衰
通過量は（１）式より大きくなる。
の比較から（３）式のZONは（１）式のZONより１桁以上
小さいので、（３）式はほぼ１になる。これに対して、
（１）式のZONをほぼ０と見なしても（３）式より大き
くならないのは明らかである。従って、（３）式の減衰
通過量は（１）式より大きくなる。
以上から、（３）式のオン時の減衰通過量は大きく
（４）式のオフ時の減衰通過量は小さいので、（１）式
のオン時の減衰通過量と（２）式のオフ時の減衰通過量
による第２図の回路のオンオフ比より、本発明の回路の
オンオフ比は大きく、あるいは、高くなる。
（４）式のオフ時の減衰通過量は小さいので、（１）式
のオン時の減衰通過量と（２）式のオフ時の減衰通過量
による第２図の回路のオンオフ比より、本発明の回路の
オンオフ比は大きく、あるいは、高くなる。
高オンオフ比とともにオン時の減衰量が少ないという効
果は、切換え信号のばらつきが少なくなることを意味
し、高周波信号を精度よく伝達する応用分野、例えばオ
ツシロスコープ回路や高精度カラーデスプレイなどの分
野で望ましい。特に、高精度カラーデイスプレイにおい
て、通常のビデオ入力信号とデイジタルダイナミツクコ
ンバージエンス信号のような高周波映像信号を切換える
マルチプレクサとして用いるのに好適である。
果は、切換え信号のばらつきが少なくなることを意味
し、高周波信号を精度よく伝達する応用分野、例えばオ
ツシロスコープ回路や高精度カラーデスプレイなどの分
野で望ましい。特に、高精度カラーデイスプレイにおい
て、通常のビデオ入力信号とデイジタルダイナミツクコ
ンバージエンス信号のような高周波映像信号を切換える
マルチプレクサとして用いるのに好適である。
第１図で示した実施例では、スイツチ80及びトランジス
タ15,15′等は信号伝達時にはエミツタフオロワとして
動作するので信号伝達時の周波数特性は極めて広帯域な
特性が得られる。また、オンオフの制御も、並列スイツ
チ50のみを論理的信号で制御するのみであるから簡単
で、オンオフの制御も高速にできる。
タ15,15′等は信号伝達時にはエミツタフオロワとして
動作するので信号伝達時の周波数特性は極めて広帯域な
特性が得られる。また、オンオフの制御も、並列スイツ
チ50のみを論理的信号で制御するのみであるから簡単
で、オンオフの制御も高速にできる。
第４図は本発明の他の実施例を示す。第４図において
は、第３図と基本的な構成は変らないが、高帯域化と高
オンオフ比の観点からより詳細、具体的な手段が示され
る。それらの新たな手段の構成と効果を以下に述べる。
は、第３図と基本的な構成は変らないが、高帯域化と高
オンオフ比の観点からより詳細、具体的な手段が示され
る。それらの新たな手段の構成と効果を以下に述べる。
第１はスイツチの入力バツフアトラジスタ15を用いた場
合、そのバイアス定電流源30を出力段スイツチ81の定電
源60と定電流の基準バイアスを分離している点にある。
そうすることにより、カレントミラーのバイアス回路を
共通化した場合に基準バイアスのベース回路の浮遊イン
ピーダンスを介したスイツチの入，出力の高周波信号の
廻り込みを防止することができる。
合、そのバイアス定電流源30を出力段スイツチ81の定電
源60と定電流の基準バイアスを分離している点にある。
そうすることにより、カレントミラーのバイアス回路を
共通化した場合に基準バイアスのベース回路の浮遊イン
ピーダンスを介したスイツチの入，出力の高周波信号の
廻り込みを防止することができる。
第２は直列スイツチ22のバイアス電流源40を抵抗43、ツ
エナーダイオード44、NPNトランジスタ41、抵抗42から
なるブートスラツプ形定電流源としたことである。端子
18の信号電圧に依存せずに、（VZ−2VBE）/R42なる定電
流を供給する。ここで、VZは第４図のツエナーダイオー
ド44の電圧、VBEは第４図のトランジスタ22と41のベー
ス・エミッタ間電圧、R42は第４図の抵抗42の抵抗値で
ある。この方法は比較的定電流特性が良く、かつNPNト
ランジスタ41のエミツタホロワの動作なので高帯域にで
きる。
エナーダイオード44、NPNトランジスタ41、抵抗42から
なるブートスラツプ形定電流源としたことである。端子
18の信号電圧に依存せずに、（VZ−2VBE）/R42なる定電
流を供給する。ここで、VZは第４図のツエナーダイオー
ド44の電圧、VBEは第４図のトランジスタ22と41のベー
ス・エミッタ間電圧、R42は第４図の抵抗42の抵抗値で
ある。この方法は比較的定電流特性が良く、かつNPNト
ランジスタ41のエミツタホロワの動作なので高帯域にで
きる。
第３は、並列スイツチ50を非飽和形スイツチとしてスイ
ツチの等価インピーダンスを低減した点にある。すなわ
ち、並列スイツチトランジスタ51のベース側に直列にダ
イオード53を接続し、ダイオード53のアノード側とトラ
ンジスタ51のコレクタにダイオード52を付加している。
こうすることによりトランジスタ51は非飽和の負帰還増
幅器として動作するのでコレクタ側のインピーダンスは
負帰還ループ利得により低下し、単純な飽和トランジス
タスイツチのオン抵抗（＝コレクタ飽和抵抗）よりも大
幅に小さくでき、結局、アナログスイツチとしてのオフ
時の減衰量を大きく改善できる。
ツチの等価インピーダンスを低減した点にある。すなわ
ち、並列スイツチトランジスタ51のベース側に直列にダ
イオード53を接続し、ダイオード53のアノード側とトラ
ンジスタ51のコレクタにダイオード52を付加している。
こうすることによりトランジスタ51は非飽和の負帰還増
幅器として動作するのでコレクタ側のインピーダンスは
負帰還ループ利得により低下し、単純な飽和トランジス
タスイツチのオン抵抗（＝コレクタ飽和抵抗）よりも大
幅に小さくでき、結局、アナログスイツチとしてのオフ
時の減衰量を大きく改善できる。
第４図の実施例における高周波アナログスイツチとして
の性能の概要は、Ｔ4GHzのNPNトランジスタを用い
て集積化した場合、次の結果が得られた。
の性能の概要は、Ｔ4GHzのNPNトランジスタを用い
て集積化した場合、次の結果が得られた。
オン時の減率量：−0.2dB オン時の−3dB帯域:500MHz オフ時の減衰量：−45dB（500MHz）， −55dB（100MHz） 第５図にバッファトランジスタ15と直列スイッチ20との
機能を１つのトランジスタにまとめる場合の参考例を示
す。第５図においては、第１図における直列スイツチ2
0、バイアス定電流源40、バツフアアンプ15をPNPトラン
ジスタのエミツタフオロワの形で集約化したものであ
る。すなわち、NPNトランジスタ25が第１図におけるバ
ツフアトランジスタ15と直列スイツチ20を兼ねており、
抵抗26の電流源が電流源30と40を兼ねている。第５図の
実施例では直並列の２段構成を簡単に構成できる利点が
あるが、現状ではPNPトランジスタにより実質的に帯域
が制限されてくる。
機能を１つのトランジスタにまとめる場合の参考例を示
す。第５図においては、第１図における直列スイツチ2
0、バイアス定電流源40、バツフアアンプ15をPNPトラン
ジスタのエミツタフオロワの形で集約化したものであ
る。すなわち、NPNトランジスタ25が第１図におけるバ
ツフアトランジスタ15と直列スイツチ20を兼ねており、
抵抗26の電流源が電流源30と40を兼ねている。第５図の
実施例では直並列の２段構成を簡単に構成できる利点が
あるが、現状ではPNPトランジスタにより実質的に帯域
が制限されてくる。
第５図の回路の問題点は、MOSトランジスタを使用する
ことにより回避できる。第６図は、スイツチ初段の直並
列スイツチにPchMOSトランジスタスイツチを適用した回
路を示す。MOSトランジスタ15のゲートに信号が加えら
れ、MOSトランジスタ51のゲートには選択制御信号が印
加される。すなわち、入力端子10の電圧に対し制御端子
13と電圧が高い場合にはMOSトランジスタ51はオフし、M
OSトランジスタ15がオンになりソースホロワーとして信
号を伝達する。逆の場合にはMOSトランジスタ15はオフ
し、51はオンして並列スイツチとして信号を接地する。
この回路は比較的簡単で広帯域の直並列２段構成が実現
でき、オンオフ比も良好である。
ことにより回避できる。第６図は、スイツチ初段の直並
列スイツチにPchMOSトランジスタスイツチを適用した回
路を示す。MOSトランジスタ15のゲートに信号が加えら
れ、MOSトランジスタ51のゲートには選択制御信号が印
加される。すなわち、入力端子10の電圧に対し制御端子
13と電圧が高い場合にはMOSトランジスタ51はオフし、M
OSトランジスタ15がオンになりソースホロワーとして信
号を伝達する。逆の場合にはMOSトランジスタ15はオフ
し、51はオンして並列スイツチとして信号を接地する。
この回路は比較的簡単で広帯域の直並列２段構成が実現
でき、オンオフ比も良好である。
本発明によれば、等価的な直並列スイツチのオン抵抗を
下げ、負荷インピーダンスによる影響を軽減できるの
で、オン時の減衰量が小さく、オフ時の減衰量が大きく
なり高オンオフ比の高周波アナログスイツチが得られ
る。また、動作が高帯域であり、制御が容易である。さ
らに低電圧で動作するので集積化も容易である。
下げ、負荷インピーダンスによる影響を軽減できるの
で、オン時の減衰量が小さく、オフ時の減衰量が大きく
なり高オンオフ比の高周波アナログスイツチが得られ
る。また、動作が高帯域であり、制御が容易である。さ
らに低電圧で動作するので集積化も容易である。
第１図は本発明のアナログスイツチの実施例を示す回路
図、第２図は従来のアナログスイツチの回路図、第３図
は第１図の等価回路図、第４図は本発明の他の実施例を
示す回路図、第５図、第６図は参考例を説明する図であ
る。 15,15′,22,22′,81,82……トランジスタ、30,30′,40,
40′,60……定電流源、91……負荷インピーダンス。
図、第２図は従来のアナログスイツチの回路図、第３図
は第１図の等価回路図、第４図は本発明の他の実施例を
示す回路図、第５図、第６図は参考例を説明する図であ
る。 15,15′,22,22′,81,82……トランジスタ、30,30′,40,
40′,60……定電流源、91……負荷インピーダンス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山下 賢吉 茨城県日立市大みか町５丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 下川 龍志 群馬県高崎市西横手町111番地 株式会社 日立製作所高崎工場内
Claims (4)
- 【請求項１】第１の制御信号によってオン・オフ制御さ
れる第１の制御スイッチと、 第１の入力信号の出力を制御する第１の半導体スイッチ
と、 上記第１の制御スイッチと上記第１の半導体スイッチと
の間に設けられ、上記第１の制御スイッチがオン状態の
時、逆バイアスされて高インピーダンスになり第１の入
力信号を出力せず、上記第１の制御スイッチがオフ状態
の時、順バイアスされて低インピーダンスになり上記第
１の入力信号を出力する第５の半導体スイッチと、 上記第１の制御信号とは相補関係にある第２の制御信号
によってオン・オフ制御される第２の制御スイッチと、 第２の入力信号の出力を制御する第２の半導体スイッチ
と、 上記第２の制御スイッチと上記第２の半導体スイッチと
の間に設けられ、上記第２の制御スイッチがオン状態の
時、逆バイアスされて高インピーダンスになり上記第２
の入力信号を出力せず、上記第２の制御スイッチがオフ
状態の時、順バイアスされて低インピーダンスになり上
記第２の入力信号を出力する第６の半導体スイッチと、 上記第５の半導体スイッチの出力がベースに、コレクタ
が電源端子に、エミッタが出力端子に接続され、上記第
１の制御スイッチがオフ状態の時オン状態になる第３の
半導体スイッチと、 上記第３の半導体スイッチと相補動作し、上記第６の半
導体スイッチの出力がベースに、コレクタが電源端子
に、エミッタが出力端子に接続され、上記第２の制御ス
イッチがオフ状態の時オン状態になる第４の半導体スイ
ッチとを有することを特徴とするアナログスイッチ回
路。 - 【請求項２】特許請求の範囲第１項において、 上記第１又は第２の入力信号は、上記第１または第２の
半導体スイッチのエミッタフォロアのバッファアンプを
介して上記第５又は第６の半導体スイッチに供給される
ことを特徴とするアナログスイッチ回路。 - 【請求項３】特許請求の範囲第２項において、 上記バッファアンプのバイアス電流源は、独立に設けら
れていることを特徴とするアナログスイッチ回路。 - 【請求項４】特許請求の範囲第２項において、 上記バッファアンプは、ベースが入力信号端子に、エミ
ッタが上記第５又は第６の半導体スイッチのエミッタに
接続されたトランジスタであることを特徴とするアナロ
グスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7264385A JPH0693620B2 (ja) | 1985-04-08 | 1985-04-08 | アナログスイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7264385A JPH0693620B2 (ja) | 1985-04-08 | 1985-04-08 | アナログスイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61232720A JPS61232720A (ja) | 1986-10-17 |
| JPH0693620B2 true JPH0693620B2 (ja) | 1994-11-16 |
Family
ID=13495266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7264385A Expired - Lifetime JPH0693620B2 (ja) | 1985-04-08 | 1985-04-08 | アナログスイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693620B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113252146A (zh) * | 2021-05-13 | 2021-08-13 | 宁波水表(集团)股份有限公司 | 一种智能流速模拟系统 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH062347Y2 (ja) * | 1986-11-17 | 1994-01-19 | 三洋電機株式会社 | 信号切換回路 |
| JPH045728U (ja) * | 1990-04-27 | 1992-01-20 |
-
1985
- 1985-04-08 JP JP7264385A patent/JPH0693620B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113252146A (zh) * | 2021-05-13 | 2021-08-13 | 宁波水表(集团)股份有限公司 | 一种智能流速模拟系统 |
| CN113252146B (zh) * | 2021-05-13 | 2024-05-10 | 宁波水表(集团)股份有限公司 | 一种智能流速模拟系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61232720A (ja) | 1986-10-17 |
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