JPH0693629B2 - ドリフト検出機能付位相同期回路 - Google Patents
ドリフト検出機能付位相同期回路Info
- Publication number
- JPH0693629B2 JPH0693629B2 JP62168687A JP16868787A JPH0693629B2 JP H0693629 B2 JPH0693629 B2 JP H0693629B2 JP 62168687 A JP62168687 A JP 62168687A JP 16868787 A JP16868787 A JP 16868787A JP H0693629 B2 JPH0693629 B2 JP H0693629B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- phase
- input
- drift
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、周波数シンセサイザ等に使用される位相同期
回路に係り、特に出力ドリフトを検出するドリフト検出
機能を備えた位相同期回路に関する。
回路に係り、特に出力ドリフトを検出するドリフト検出
機能を備えた位相同期回路に関する。
従来のドリフト検出回路は、例えば特開昭60−160220号
公報に記載されている様に、タイミング回路やフリップ
フロップ等を組み合わせて構成されている。この従来の
ドリフト検出回路を第３図及び第４図を使用して説明す
る。
公報に記載されている様に、タイミング回路やフリップ
フロップ等を組み合わせて構成されている。この従来の
ドリフト検出回路を第３図及び第４図を使用して説明す
る。
第３図は、従来の位相同期回路とドリフト検出回路の構
成図である。位相同期回路１は、入力クロックINと分周
器５の出力クロックCLKとの位相を比較する位相比較器
２と、ローパスフィルタ（LPF）３と、電圧制御発振器
（VCO）４と、分周器５とで成り、ドリフト検出回路６
は、分周器５の出力クロックCLKの立ち上がりエッジよ
りtW幅のパルスを作るモノマルチバイブレータ７と、入
力クロックINの立ち上がりエッジよりtW幅のパルスを作
るモノマルチバイブレータ８と、モノマルチバイブレー
タ７の出力をＤ入力とし入力クロックINをクロック入力
とするフリップフロップ９と、モノマルチバイブレータ
８の出力をＤ入力とし分周器５の出力クロックCLKをク
ロック入力とするフリップフロップ10と、両フリップフ
ロップ9,10のＱ出力の論理和をとるオアゲート11から成
る。
成図である。位相同期回路１は、入力クロックINと分周
器５の出力クロックCLKとの位相を比較する位相比較器
２と、ローパスフィルタ（LPF）３と、電圧制御発振器
（VCO）４と、分周器５とで成り、ドリフト検出回路６
は、分周器５の出力クロックCLKの立ち上がりエッジよ
りtW幅のパルスを作るモノマルチバイブレータ７と、入
力クロックINの立ち上がりエッジよりtW幅のパルスを作
るモノマルチバイブレータ８と、モノマルチバイブレー
タ７の出力をＤ入力とし入力クロックINをクロック入力
とするフリップフロップ９と、モノマルチバイブレータ
８の出力をＤ入力とし分周器５の出力クロックCLKをク
ロック入力とするフリップフロップ10と、両フリップフ
ロップ9,10のＱ出力の論理和をとるオアゲート11から成
る。
第４図は、第３図に示すドリフト検出回路の動作を説明
するタイミングチャートである。
するタイミングチャートである。
フリップフロップ９の出力はモノマルチバイブレータ７
の出力“1"を入力クロックINで打ち抜いた値となり、フ
リップフロップ10の出力はモノマルチバイブレータ８の
出力“1"を位相比較用クロックCLKで打ち抜いた値とな
る。そして、オアゲート11の出力であるドリフト警報信
号ALMは、以下に述べる様に、ドリフト検出時に“1"と
なる。位相同期回路１の入出力周波数が一致して位相同
期している状態では、第４図の区間Ａに示す様に両フリ
ップフロップ9,10のクロック入力の立ち上がりは夫々モ
ノマルチバイブレータ7,8出力の“0"の所を打ち抜いて
いるので、ドリフト警報信号ALMは“0"となる。しか
し、ドリフトが発生すると、入力クロックINと位相比較
用クロックCLKの位相が変化していき、第４図の区間Ｂ
に示す様に、フリップフロップ10のクロック入力の立ち
上がりがモノマルチバイブレータ８の出力“1"を打ち抜
くため、ドリフト警報信号ALMは“1"となる。
の出力“1"を入力クロックINで打ち抜いた値となり、フ
リップフロップ10の出力はモノマルチバイブレータ８の
出力“1"を位相比較用クロックCLKで打ち抜いた値とな
る。そして、オアゲート11の出力であるドリフト警報信
号ALMは、以下に述べる様に、ドリフト検出時に“1"と
なる。位相同期回路１の入出力周波数が一致して位相同
期している状態では、第４図の区間Ａに示す様に両フリ
ップフロップ9,10のクロック入力の立ち上がりは夫々モ
ノマルチバイブレータ7,8出力の“0"の所を打ち抜いて
いるので、ドリフト警報信号ALMは“0"となる。しか
し、ドリフトが発生すると、入力クロックINと位相比較
用クロックCLKの位相が変化していき、第４図の区間Ｂ
に示す様に、フリップフロップ10のクロック入力の立ち
上がりがモノマルチバイブレータ８の出力“1"を打ち抜
くため、ドリフト警報信号ALMは“1"となる。
上記従来技術では、ドリフトの検出能力はモノマルチバ
イブレータ7,8の定数で決まる出力パルス幅tWで左右さ
れるため、モノマルチバイブレータ（タイミング回路）
を構成する回路素子の特性のバラツキや経時変化の影響
を受け易いという問題がある。また、回路の構成部品点
数が多くなるという問題もある。
イブレータ7,8の定数で決まる出力パルス幅tWで左右さ
れるため、モノマルチバイブレータ（タイミング回路）
を構成する回路素子の特性のバラツキや経時変化の影響
を受け易いという問題がある。また、回路の構成部品点
数が多くなるという問題もある。
本発明の目的は、構成部品点数が少なく、高精度且つ安
定性の高いドリフト検出付位相同期回路を提供すること
にある。
定性の高いドリフト検出付位相同期回路を提供すること
にある。
上記目的は、周波数シンセサイザの構成要素である位相
比較周波数発生用メモリにドリフト検出用のウィンドウ
波形を記憶させておき、このウィンドウ波形と入力の位
相とを比較して一致・不一致を判定することで、達成さ
れる。
比較周波数発生用メモリにドリフト検出用のウィンドウ
波形を記憶させておき、このウィンドウ波形と入力の位
相とを比較して一致・不一致を判定することで、達成さ
れる。
入力と出力との間でドリフトが発生した場合、ウィンド
ウ波形と入力の位相も変動する。このため、入力信号で
このウィンドウ波形を打ち抜くことで、ドリフトの有無
を検出できる。
ウ波形と入力の位相も変動する。このため、入力信号で
このウィンドウ波形を打ち抜くことで、ドリフトの有無
を検出できる。
以下、本発明の一実施例を第１図及び第２図を参照して
説明する。
説明する。
第１図は、本発明の一実施例に係るドリフト検出回路を
備える周波数センシサイザの構成図である。INは入力ク
ロック、OUTは出力クロック、21は入力クロックINと出
力クロックOUTとの位相差を検出する位相比較器、22は
低域通過フィルタ（LPF）、23は位相比較器21が検出し
た入力クロックINと出力クロックOUTの位相差に応じた
電圧により発振周波数を変える電圧制御発振器（VCO）2
4は出力クロックOUTを計数する分周器、25は分周器22の
出力により位相比較用クロックCLKを位相比較器21に出
力するリードオンリメモリ（ROM）であり、本実施例で
はこのROM25にドリフト検出用のウィンドウ波形データ
も記憶させてある。また、26は、Ｄ入力にROM25からの
ウィンドウ波形を入力し、入力クロックINをクロック入
力とするフリップフロップであり、ウィンドウ波形を入
力クロックINで打ち抜いたドリフト警報信号ALMをＱ端
子から出力する。
備える周波数センシサイザの構成図である。INは入力ク
ロック、OUTは出力クロック、21は入力クロックINと出
力クロックOUTとの位相差を検出する位相比較器、22は
低域通過フィルタ（LPF）、23は位相比較器21が検出し
た入力クロックINと出力クロックOUTの位相差に応じた
電圧により発振周波数を変える電圧制御発振器（VCO）2
4は出力クロックOUTを計数する分周器、25は分周器22の
出力により位相比較用クロックCLKを位相比較器21に出
力するリードオンリメモリ（ROM）であり、本実施例で
はこのROM25にドリフト検出用のウィンドウ波形データ
も記憶させてある。また、26は、Ｄ入力にROM25からの
ウィンドウ波形を入力し、入力クロックINをクロック入
力とするフリップフロップであり、ウィンドウ波形を入
力クロックINで打ち抜いたドリフト警報信号ALMをＱ端
子から出力する。
上述した構成の周波数シンセサイザは、電圧制御発振器
23の出力から分周器24で作成したアドレス情報によりRO
M25を制御し、ROM25から出力された位相比較用クロック
CLKと入力クロックINとの位相差を位相比較器21で検出
し、LPF22を通した位相比較器21の出力信号を電圧制御
発振器23の制御電圧とすることで、出力クロックOUTを
得ている。
23の出力から分周器24で作成したアドレス情報によりRO
M25を制御し、ROM25から出力された位相比較用クロック
CLKと入力クロックINとの位相差を位相比較器21で検出
し、LPF22を通した位相比較器21の出力信号を電圧制御
発振器23の制御電圧とすることで、出力クロックOUTを
得ている。
ROM25に記憶されているウィンドウ（WINDOW）波形は、
第２図に示す様に、位相比較用クロックCLKの立ち上が
り前後の一定時間tWの範囲で“1"となる波形である。入
力と出力の周波数が一致して位相同期している状態で
は、第２図の区間Ａに示す様に、入力クロックINとウィ
ンドウ波形とは重ならないので、ドリフト検出用フリッ
プフロップ26のＱ出力（ALM）は“0"である。しかし、
ドリフトが発生すると、入力クロックINとウィンドウと
の位相が変化していき、第２図の区間Ｂに示す様に、入
力クロックINの立ち上がりとウィンドウとが重なって来
る。入力クロックINの立ち上がりとウィンドウとが重な
った場合、フリップフロップ26のＱ出力（ALM）は“1"
となり、ドリフトが検出される。ドリフトの検出範囲は
ROM25に記憶させるウィンドウ波形の時間幅2tWのより決
まり、ROM25の出力クロックOUTによりアドレス制御され
るので、検出範囲が経時的に変動することもなく安定且
つ高精度にドリフトを検出できる。
第２図に示す様に、位相比較用クロックCLKの立ち上が
り前後の一定時間tWの範囲で“1"となる波形である。入
力と出力の周波数が一致して位相同期している状態で
は、第２図の区間Ａに示す様に、入力クロックINとウィ
ンドウ波形とは重ならないので、ドリフト検出用フリッ
プフロップ26のＱ出力（ALM）は“0"である。しかし、
ドリフトが発生すると、入力クロックINとウィンドウと
の位相が変化していき、第２図の区間Ｂに示す様に、入
力クロックINの立ち上がりとウィンドウとが重なって来
る。入力クロックINの立ち上がりとウィンドウとが重な
った場合、フリップフロップ26のＱ出力（ALM）は“1"
となり、ドリフトが検出される。ドリフトの検出範囲は
ROM25に記憶させるウィンドウ波形の時間幅2tWのより決
まり、ROM25の出力クロックOUTによりアドレス制御され
るので、検出範囲が経時的に変動することもなく安定且
つ高精度にドリフトを検出できる。
本実施例によれば、ハード的には従来の周波数シンセサ
イザの構成にフリップフロップ26を１ケ追加するだけで
よいため、ドリフト検出回路を備えた周波数シンセサイ
ザを安価に提供できるという効果がある。
イザの構成にフリップフロップ26を１ケ追加するだけで
よいため、ドリフト検出回路を備えた周波数シンセサイ
ザを安価に提供できるという効果がある。
本発明によれば、部品点数が少なくて済み、しかも回路
構成素子の特性のバラツキや経時変化によらず高精度且
つ高安定にドリフトを検出できるという効果がある。
構成素子の特性のバラツキや経時変化によらず高精度且
つ高安定にドリフトを検出できるという効果がある。
【図面の簡単な説明】 第１図は本発明の一実施例に係るドリフト検出回路を備
えた周波数シンセサイザの構成図、第２図は第１図に示
す周波数シンセサイザの動作を説明するタイミングチャ
ート、第３図は従来のドリフト検出回路を備えた位相同
期回路の構成図、第４図は第３図の回路動作を説明する
タイミングチャートである。 22……位相比較器、22……LPF 23……電圧制御発振器 24……分周器、25……ROM 26……フリップフロップ
えた周波数シンセサイザの構成図、第２図は第１図に示
す周波数シンセサイザの動作を説明するタイミングチャ
ート、第３図は従来のドリフト検出回路を備えた位相同
期回路の構成図、第４図は第３図の回路動作を説明する
タイミングチャートである。 22……位相比較器、22……LPF 23……電圧制御発振器 24……分周器、25……ROM 26……フリップフロップ
Claims (1)
- 【請求項１】発振周波数を制御可能な発振手段と、該発
振手段の出力周波数からアドレス情報を作成する手段
と、該アドレス情報作成手段により制御されて位相比較
周波数信号を出力する記憶手段と該位相比較周波数信号
と外部から入力する基準クロックとの位相差を検出する
位相比較手段とを備え、該位相比較手段の出力により前
記発振手段の周波数を制御する位相同期回路において、
前記記憶手段に位相誤差の許容範囲または不許容範囲を
示す信号を出力する情報を持たせ、前記入力基準クロッ
クが許容範囲信号と重ならないこと，もしくは不許容範
囲信号と重なることを検出する手段を設けたことを特徴
とするドリフト検出機能付位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62168687A JPH0693629B2 (ja) | 1987-07-08 | 1987-07-08 | ドリフト検出機能付位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62168687A JPH0693629B2 (ja) | 1987-07-08 | 1987-07-08 | ドリフト検出機能付位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6413813A JPS6413813A (en) | 1989-01-18 |
| JPH0693629B2 true JPH0693629B2 (ja) | 1994-11-16 |
Family
ID=15872606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62168687A Expired - Lifetime JPH0693629B2 (ja) | 1987-07-08 | 1987-07-08 | ドリフト検出機能付位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693629B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02209015A (ja) * | 1989-02-09 | 1990-08-20 | Nec Corp | Ｐｌｌの自走検出回路 |
| JP2795323B2 (ja) * | 1989-06-14 | 1998-09-10 | 富士通株式会社 | 位相差検出回路 |
| JP4714041B2 (ja) * | 2006-03-01 | 2011-06-29 | 株式会社東芝 | 位相同期ループ回路及びこの位相同期ループ回路の制御方法 |
-
1987
- 1987-07-08 JP JP62168687A patent/JPH0693629B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6413813A (en) | 1989-01-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4857866A (en) | Phase-locked loop having elongated time for charge and discharge | |
| JPS6010458B2 (ja) | フエ−ズ・ロツクド・ル−プ回路 | |
| US6498537B1 (en) | Phase comparison circuit having a controlled delay of an input signal | |
| US20050185747A1 (en) | Phase detector with extended linear operating range | |
| US4068181A (en) | Digital phase comparator | |
| US4390801A (en) | Circuit for reproducing a clock signal | |
| JPH0693629B2 (ja) | ドリフト検出機能付位相同期回路 | |
| US7109806B2 (en) | Device and method for detecting phase difference and PLL using the same | |
| KR970002948B1 (ko) | 비트 클럭 재생 장치 | |
| JPH05327488A (ja) | 位相同期回路における同期外れ検出回路 | |
| US4734655A (en) | Digital rotation detecting apparatus | |
| US4184122A (en) | Digital phase comparison apparatus | |
| JP3357208B2 (ja) | 同期信号発生装置 | |
| KR20080077515A (ko) | 위상 록킹 검출 방법 및 이를 수행하기 위한 위상 고정루프 회로 | |
| JPS6333738B2 (ja) | ||
| JPS63124623A (ja) | Ｐｌｌ周波数シンセサイザのアンロツク検出回路 | |
| JPS6224969B2 (ja) | ||
| JPS60160220A (ja) | ドリフト検出回路 | |
| JPS60223224A (ja) | 位相同期回路 | |
| JPS62200823A (ja) | 位相同期発振器の周波数ドリフト検出回路 | |
| JPS61296822A (ja) | 進み位相検出器 | |
| KR0179216B1 (ko) | 위상 동기 루프 제어 장치 | |
| JPH0616618B2 (ja) | クロツク非同期検出回路 | |
| JPS6364086B2 (ja) | ||
| JPS6215998A (ja) | 位相同期クロツク信号発生装置 |