JPH0693676B2 - 受信回路 - Google Patents
受信回路Info
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- JPH0693676B2 JPH0693676B2 JP63286894A JP28689488A JPH0693676B2 JP H0693676 B2 JPH0693676 B2 JP H0693676B2 JP 63286894 A JP63286894 A JP 63286894A JP 28689488 A JP28689488 A JP 28689488A JP H0693676 B2 JPH0693676 B2 JP H0693676B2
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- signal
- sampling
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- sampled
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Links
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Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル伝送システムに関し、特に、受信
信号が伝送ボーレートに等しいサンプリングレートでサ
ンプリングされるボーレートサンプリング型の受信回路
に関する。
信号が伝送ボーレートに等しいサンプリングレートでサ
ンプリングされるボーレートサンプリング型の受信回路
に関する。
従来の技術において、ディジタル伝送システムの送信機
と受信機は、アナログ回路で構成されている。しかしな
がら、近年のスイッチト・キャパシタ・フィルタリング
（SCF）技術およびディジタル信号処理技術の発展によ
り、受信機で受信されたランダムな信号系列を時間軸上
で離散的に扱い処理することがすでに可能になってい
る。そのような受信機は、受信信号を伝送ボーレートに
等しいサンプリングレートでサンプリングし、サンプル
された信号系列を出力するボーレートサンプラと、サン
プルされた信号系列を判定する判定回路とを有する。伝
送ボーレートに等しいサンプリングレートを使用するサ
ンプリング法は、ボーレートサンプリングと呼ばれる。
受信信号が伝送ボーレートの２倍以上のサンプリングレ
ートでサンプリングされる他のサンプリング法も、また
可能である。しかしながら、前者の方法は、信号処理時
間や例えば線形等化器のフィルタタップ数を減少するこ
とができ、従って、後者よりもすぐれている。
と受信機は、アナログ回路で構成されている。しかしな
がら、近年のスイッチト・キャパシタ・フィルタリング
（SCF）技術およびディジタル信号処理技術の発展によ
り、受信機で受信されたランダムな信号系列を時間軸上
で離散的に扱い処理することがすでに可能になってい
る。そのような受信機は、受信信号を伝送ボーレートに
等しいサンプリングレートでサンプリングし、サンプル
された信号系列を出力するボーレートサンプラと、サン
プルされた信号系列を判定する判定回路とを有する。伝
送ボーレートに等しいサンプリングレートを使用するサ
ンプリング法は、ボーレートサンプリングと呼ばれる。
受信信号が伝送ボーレートの２倍以上のサンプリングレ
ートでサンプリングされる他のサンプリング法も、また
可能である。しかしながら、前者の方法は、信号処理時
間や例えば線形等化器のフィルタタップ数を減少するこ
とができ、従って、後者よりもすぐれている。
ボーレートサンプリングがこうむる困難な点は、サンプ
リング位相の制御、即ち、サンプリングのためのタイミ
ング制御である。
リング位相の制御、即ち、サンプリングのためのタイミ
ング制御である。
困難な点を解決する技術として、ミューラー等（Muller
et al）が、米国電気電子技術者協会発行のトランザ
クション・オン・コミュニケーションの1976年５月、CO
M−24巻、５号に「ディジタル同期データ受信機におけ
るタイミング再生」（“Timing Recovery in Digital S
ynchronous Data Receiver", IEEE Transaction on Co
mmunication,VOL.COM−24,No.5,MAY 1976）という題の
論文（参考文献１）において、受信信号系列のインパル
ス応答や判定回路での判定結果を利用するものを提案し
た。
et al）が、米国電気電子技術者協会発行のトランザ
クション・オン・コミュニケーションの1976年５月、CO
M−24巻、５号に「ディジタル同期データ受信機におけ
るタイミング再生」（“Timing Recovery in Digital S
ynchronous Data Receiver", IEEE Transaction on Co
mmunication,VOL.COM−24,No.5,MAY 1976）という題の
論文（参考文献１）において、受信信号系列のインパル
ス応答や判定回路での判定結果を利用するものを提案し
た。
また、セイラ等（Sailer et al）が、グローブコンの
1985年に「ISDNカストマアクセス用超大規模集積回路ト
ランシーバ」（“A VLSI Tranceiver for the ISDN Cus
tomer Access",Globecom.1985）という題の論文（参考
文献２）において、「バーカー・カード（Barker Cod
e）」と呼ばれる特殊なコードを使用することによって
サンプリング位相を制御する他の技術を提案した。
1985年に「ISDNカストマアクセス用超大規模集積回路ト
ランシーバ」（“A VLSI Tranceiver for the ISDN Cus
tomer Access",Globecom.1985）という題の論文（参考
文献２）において、「バーカー・カード（Barker Cod
e）」と呼ばれる特殊なコードを使用することによって
サンプリング位相を制御する他の技術を提案した。
しかしながら、ミューラー等による技術は、判定結果
に、例えば、受信機動作のトレーニング位相時で多くの
誤りを含んでいると、正常な動作が実行されないという
問題点がある。また、セイラ等によるものは、特殊なコ
ードを使用しなければならないという問題点がある。
に、例えば、受信機動作のトレーニング位相時で多くの
誤りを含んでいると、正常な動作が実行されないという
問題点がある。また、セイラ等によるものは、特殊なコ
ードを使用しなければならないという問題点がある。
従って、本発明の目的は、ボーレートサンプリング位相
を判定回路での判定結果やなんらかの特殊なコードを使
用せずに、容易に制御できるディジタル伝送システムに
使用されるボーレートサンプリング型の受信回路を提供
することにある。
を判定回路での判定結果やなんらかの特殊なコードを使
用せずに、容易に制御できるディジタル伝送システムに
使用されるボーレートサンプリング型の受信回路を提供
することにある。
本発明は、ディジタル伝送システムに使用され、伝送ボ
ーレートに等しいサンプリングレートのサンプリング信
号によってディジタル信号を受信信号としてサンプリン
グし、サンプルされた信号系列を出力するボーレートサ
ンプリング回路を有する受信回路に適用される。本発明
によれば、受信回路は、ボーレートサンプリング回路に
結合され、サンプルされた信号系列の自己相関関数の予
め定められた要素の線形和をサンプルされた信号系列の
パワーとして計算する計算手段と、パワーに応答し、サ
ンプルされた信号系列のパワーが最大となるように、サ
ンプリング信号のサンプリング位相を制御するサンプリ
ング制御手段とを有する。
ーレートに等しいサンプリングレートのサンプリング信
号によってディジタル信号を受信信号としてサンプリン
グし、サンプルされた信号系列を出力するボーレートサ
ンプリング回路を有する受信回路に適用される。本発明
によれば、受信回路は、ボーレートサンプリング回路に
結合され、サンプルされた信号系列の自己相関関数の予
め定められた要素の線形和をサンプルされた信号系列の
パワーとして計算する計算手段と、パワーに応答し、サ
ンプルされた信号系列のパワーが最大となるように、サ
ンプリング信号のサンプリング位相を制御するサンプリ
ング制御手段とを有する。
以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図を参照すると、ここに示された受信回路は、伝送
ボーレートで伝送線路（図示せず）を介して伝送された
受信信号ｒ（ｔ）を受信する。受信回路は、サンプリン
グ信号によって受信信号ｒ（ｔ）をサンプリングし、サ
ンプルされた信号系列を出力するボーレートサンプリン
グ回路11と、伝送ボーレートに等しいサンプリングレー
トのサンプリング信号を発生するためのサンプリング信
号発生器12と、サンプルされた信号系列を等化するため
の線路等化器13と、等化後のサンプルされた信号系列を
判定するための判定回路14とを有する。これらボーレー
トサンプリング回路11、サンプリング信号発生器12、線
路等化器13、および判定回路14は従来技術において知ら
れている。従って、これらについての説明は、説明の簡
単化のためにここでは省略する。
ボーレートで伝送線路（図示せず）を介して伝送された
受信信号ｒ（ｔ）を受信する。受信回路は、サンプリン
グ信号によって受信信号ｒ（ｔ）をサンプリングし、サ
ンプルされた信号系列を出力するボーレートサンプリン
グ回路11と、伝送ボーレートに等しいサンプリングレー
トのサンプリング信号を発生するためのサンプリング信
号発生器12と、サンプルされた信号系列を等化するため
の線路等化器13と、等化後のサンプルされた信号系列を
判定するための判定回路14とを有する。これらボーレー
トサンプリング回路11、サンプリング信号発生器12、線
路等化器13、および判定回路14は従来技術において知ら
れている。従って、これらについての説明は、説明の簡
単化のためにここでは省略する。
本発明によれば、受信回路は、さらに、ディジタルフィ
ルタ15、計算回路16、およびサンプリング信号の位相、
すなわち、ボーレートサンプリング回路11でのサンプリ
ング位相を制御するための制御回路17を有する。
ルタ15、計算回路16、およびサンプリング信号の位相、
すなわち、ボーレートサンプリング回路11でのサンプリ
ング位相を制御するための制御回路17を有する。
これらディジタルフィルタ15、計算回路16、および制御
回路17に機能を説明する前に、本発明によるサンプリン
グ位相制御の原理について以下に説明する。
回路17に機能を説明する前に、本発明によるサンプリン
グ位相制御の原理について以下に説明する。
anがディジタル伝送の伝送シンボルを表し、ｈ（ｔ）が
送信機内のシンボル源から線路等化器13の出力端子まで
の全体のインパルス応答を表すと仮定すると、線路等化
器13の出力でのサンプルおよび等化された信号系列ｘ
（ｔ）は、従来技術で良く知られているように、次のよ
うに与えられる。
送信機内のシンボル源から線路等化器13の出力端子まで
の全体のインパルス応答を表すと仮定すると、線路等化
器13の出力でのサンプルおよび等化された信号系列ｘ
（ｔ）は、従来技術で良く知られているように、次のよ
うに与えられる。
ここで、Ｔはボーレートすなわちサンプリングレートの
逆数を表し、サンプリング周期に対応し、ｎは整数であ
る。
逆数を表し、サンプリング周期に対応し、ｎは整数であ
る。
また、サンプルおよび等化された信号系列の自己相関関
数Ｃ（iT）は次のように与えられることも知られてい
る。
数Ｃ（iT）は次のように与えられることも知られてい
る。
Ｃ（iT）＝Ｅ〔ｘ（ｔ）・ｘ（ｔ−iT）〕 …（２） ここで、Ｅ〔Ｘ〕はＸの期待値を表し、ｉは整数であ
る。
る。
さて、受信信号が時間ｔ＝kT＋τ（τはサンプリング位
相、０≦τ≦Ｔ、およびｋは自然数）であると仮定する
と、サンプルおよび等化された信号系列はτの関数で、
式（１）は次の式（３）に書き換えられる。
相、０≦τ≦Ｔ、およびｋは自然数）であると仮定する
と、サンプルおよび等化された信号系列はτの関数で、
式（１）は次の式（３）に書き換えられる。
ｘ（kT＋τ）及びｈ（kT＋τ）をｘk,τ及びｈk,τによ
って表すと仮定すると、式（３）は次の式に書き換えら
れる。
って表すと仮定すると、式（３）は次の式に書き換えら
れる。
ｘ（ｔ）がτの関数であるから、自己相関関数Ｃ（iT）
はまたτの関数である。従って、Ｃ（iT）＝Ci（τ）と
置くと、式（２）は次の式に書き換えられる。
はまたτの関数である。従って、Ｃ（iT）＝Ci（τ）と
置くと、式（２）は次の式に書き換えられる。
Ci（τ） ＝Ｅ〔ｘ（kT＋τ）・ｘ（kT＋τ−iT）〕 ＝Ｅ〔ｘk,τｘｋ−n,τ〕 …（５） 自己相関関数Ci（τ）のｉ＝０における要素C0（τ）は
式（５）から C0（τ）＝Ｅ〔x2 k,τ〕 として得られ、それはｘk,τのパワーを表す。
式（５）から C0（τ）＝Ｅ〔x2 k,τ〕 として得られ、それはｘk,τのパワーを表す。
コンピュータシミュレーション技術を使用して、サンプ
リング位相τの応答におけるC0（τ）が計算され、その
計算結果は第２図の曲線Ａによって示される。曲線Ａか
ら、C0（τ）はτ＝０で最大（C0max）、τ＝πで最小
（C0min）であることがわかる。これは、C0（τ）が最
大値をとるようにサンプリング位相を制御することによ
って、最適なサンプリング位相、即ち、τ＝０で受信信
号をサンプルすることができることを意味する。
リング位相τの応答におけるC0（τ）が計算され、その
計算結果は第２図の曲線Ａによって示される。曲線Ａか
ら、C0（τ）はτ＝０で最大（C0max）、τ＝πで最小
（C0min）であることがわかる。これは、C0（τ）が最
大値をとるようにサンプリング位相を制御することによ
って、最適なサンプリング位相、即ち、τ＝０で受信信
号をサンプルすることができることを意味する。
同様に、他の要素 C1（τ）＝Ｅ〔ｘk,τｘｋ−1,τ〕及び C2（τ）＝Ｅ〔ｘk,τｘｋ−2,τ〕が、式（５）からｉ
＝１及び２に対して計算され、それぞれ、第２図の曲線
Ｂ及びＣによって示される。曲線Ｂ及びＣからわかるよ
うに、C1（τ）及びC2（τ）は適当なサンプリング位相
でそれぞれ最小C1min及びC2maxをとり、それぞれ、τ＝
πでC1maxの最大及びC2minの最小をとる。C1（τ）及び
C2（τ）の各々の最大と最小の比（C1max/C1min及びC2m
ax/C2min）はC0（τ）のそれC0max/C0minより大きい。
従って、自己相関関数Ci（τ）の２以上の要素の和を使
用するほうが、最適なサンプリング位相を決定するため
に、C0（τ）のみを使用するより好ましいのがわかる。
＝１及び２に対して計算され、それぞれ、第２図の曲線
Ｂ及びＣによって示される。曲線Ｂ及びＣからわかるよ
うに、C1（τ）及びC2（τ）は適当なサンプリング位相
でそれぞれ最小C1min及びC2maxをとり、それぞれ、τ＝
πでC1maxの最大及びC2minの最小をとる。C1（τ）及び
C2（τ）の各々の最大と最小の比（C1max/C1min及びC2m
ax/C2min）はC0（τ）のそれC0max/C0minより大きい。
従って、自己相関関数Ci（τ）の２以上の要素の和を使
用するほうが、最適なサンプリング位相を決定するため
に、C0（τ）のみを使用するより好ましいのがわかる。
自己相関関数Ci（τ）の線形和Ｐは、次式（６）によっ
て与えられる。
て与えられる。
ここで、giは重み係数である。giの最適化は、伝送され
たパルス遅延やある他の伝送パラメータによる。
たパルス遅延やある他の伝送パラメータによる。
第１図に戻って、ディジタルフィルタ15と計算回路16は
Ｐを得るためのものある。実施例において、ディジタル
フィルタ15は、（１−Ｄ）のフィルタ特性をもち、計算
回路16は、次の式によって計算する。
Ｐを得るためのものある。実施例において、ディジタル
フィルタ15は、（１−Ｄ）のフィルタ特性をもち、計算
回路16は、次の式によって計算する。
Pf＝Ｅ〔Y2 k,τ−Ｙk,τＹｋ−1,τ〕 ここで、Ｙk,τはディジタルフィルタ15の出力である。
従って、Pfの全体の特性は、次のようになる。
従って、Pfの全体の特性は、次のようになる。
Pf＝3C0−4C1＋C2 しかしながら、これは一例であって、giのパラメータを
制限するものではない。
制限するものではない。
さらに、ある実施例において、ディジタルフィルタ15
は、線路等化器の前に置かれる。この場合もまた本発明
に含まれる。
は、線路等化器の前に置かれる。この場合もまた本発明
に含まれる。
制御回路17はサンプリング信号発生器12でのサンプリン
グ信号のサンプリング位相を制御する。実際には、制御
回路17は計算回路16からの計算結果に応答して、サンプ
リング位相τをわずかに変化し、計算結果を前の計算結
果として保持する。制御回路が、τを変化後、計算回路
16からの新しい計算結果を計算回路16からの現在の計算
結果として受信したとき、制御回路17は前の計算結果と
現在の計算結果とを比較し、前及び現在の計算結果間の
誤差を出力する。制御回路17はサンプリング位相τを制
御し、これによってτ＝０となる。従って、制御回路は
前の計算結果を一時的に保持するための保持回路18と、
前及び現在の計算結果を比較するための比較器19とを有
する。
グ信号のサンプリング位相を制御する。実際には、制御
回路17は計算回路16からの計算結果に応答して、サンプ
リング位相τをわずかに変化し、計算結果を前の計算結
果として保持する。制御回路が、τを変化後、計算回路
16からの新しい計算結果を計算回路16からの現在の計算
結果として受信したとき、制御回路17は前の計算結果と
現在の計算結果とを比較し、前及び現在の計算結果間の
誤差を出力する。制御回路17はサンプリング位相τを制
御し、これによってτ＝０となる。従って、制御回路は
前の計算結果を一時的に保持するための保持回路18と、
前及び現在の計算結果を比較するための比較器19とを有
する。
代わりに、制御回路17は前もってサンプリング信号発生
回路12を制御し、これによってサンプリング位相を種々
の位相に変化させる。制御回路17は種々の位相で計算回
路16によって計算されたパワーの最大のものを検出し、
サンプリング位相を最大パワーを保持するように制御す
る。
回路12を制御し、これによってサンプリング位相を種々
の位相に変化させる。制御回路17は種々の位相で計算回
路16によって計算されたパワーの最大のものを検出し、
サンプリング位相を最大パワーを保持するように制御す
る。
上述したように、最適なサンプリング位相を、自己相関
関数のC0（τ）を使用することなく、他の要素、例え
ば、C1（τ）及びC2（τ）を使用して検出できる。この
場合、ディジタルフィルタ15は必要ない。
関数のC0（τ）を使用することなく、他の要素、例え
ば、C1（τ）及びC2（τ）を使用して検出できる。この
場合、ディジタルフィルタ15は必要ない。
第３図を参照すると、他の実施例による受信回路は第１
図のものと同様であるが、ディジタルフィルタが使用さ
れていないことが相違する。サンプル及び等化された信
号系列ｘ（ｔ）＝ｘk,τは計算回路16に供給される。計
算回路16は自己相関関数Ci（τ）の予め定められた要素
の線形和を計算する。
図のものと同様であるが、ディジタルフィルタが使用さ
れていないことが相違する。サンプル及び等化された信
号系列ｘ（ｔ）＝ｘk,τは計算回路16に供給される。計
算回路16は自己相関関数Ci（τ）の予め定められた要素
の線形和を計算する。
第４図を参照すると、計算回路16はＰ1,2＝C1（τ）−C
2（τ）を計算するために、C1（τ）＝ｘk,τｘ
ｋ−1,τ及びC2（τ）＝ｘk,τｘｋ−2,τを計算するた
めの第１の部分20と、C1（τ）と−C2（τ）の線形和を
Ｐ1,2として計算するための第２の部分21と、予め定め
られた時間期間Ｐ1,2を積分し、Ｍ・Ｐ1,2を出力する第
３の部分22とを有する。ここで、Ｍは積分回数である。
2（τ）を計算するために、C1（τ）＝ｘk,τｘ
ｋ−1,τ及びC2（τ）＝ｘk,τｘｋ−2,τを計算するた
めの第１の部分20と、C1（τ）と−C2（τ）の線形和を
Ｐ1,2として計算するための第２の部分21と、予め定め
られた時間期間Ｐ1,2を積分し、Ｍ・Ｐ1,2を出力する第
３の部分22とを有する。ここで、Ｍは積分回数である。
第１の部分20は、各々Ｔの時間期間によって入力信号を
遅延するための２つの遅延回路23及び24と、２つの乗算
器26及び27とを有する。線形等化器（第３図の13）から
のサンプル及び等化された信号系列ｘ（ｔ）＝ｘk,τは
遅延回路23と乗算器26及び27に供給される。遅延回路23
はｘｋ−1,τを出力し、それは他の遅延回路24と乗算器
26に供給される。従って、乗算器26はC1（τ）＝ｘk,τ
ｘｋ−1,τをつくる。遅延回路24はＴによってｘ
ｋ−1,τを遅延し、ｘｋ−2,τを出力し、それは乗算器
27に供給される。従って、乗算器27はC2（τ）＝ｘk,τ
ｘｋ−2,τをつくる。
遅延するための２つの遅延回路23及び24と、２つの乗算
器26及び27とを有する。線形等化器（第３図の13）から
のサンプル及び等化された信号系列ｘ（ｔ）＝ｘk,τは
遅延回路23と乗算器26及び27に供給される。遅延回路23
はｘｋ−1,τを出力し、それは他の遅延回路24と乗算器
26に供給される。従って、乗算器26はC1（τ）＝ｘk,τ
ｘｋ−1,τをつくる。遅延回路24はＴによってｘ
ｋ−1,τを遅延し、ｘｋ−2,τを出力し、それは乗算器
27に供給される。従って、乗算器27はC2（τ）＝ｘk,τ
ｘｋ−2,τをつくる。
第２の部分21は和回路28を有し、第３の部分22はお互い
に直列に接続された加算器29と遅延回路30とを有する。
和回路28の出力は遅延回路30の出力と加算され、加算さ
れた信号を出力し、それは遅延回路30によって遅延され
て、遅延された信号を遅延回路30からの出力として出力
する。従って、遅延された信号は和回路28からの出力の
積分である。遅延回路30は、予め定められた時間期間
後、即ち、積分がＭ回実行された時に、リセットされ
る。
に直列に接続された加算器29と遅延回路30とを有する。
和回路28の出力は遅延回路30の出力と加算され、加算さ
れた信号を出力し、それは遅延回路30によって遅延され
て、遅延された信号を遅延回路30からの出力として出力
する。従って、遅延された信号は和回路28からの出力の
積分である。遅延回路30は、予め定められた時間期間
後、即ち、積分がＭ回実行された時に、リセットされ
る。
計算回路16が第４図に類似した方法で知られた遅延回
路、乗算器、及び和回路を使用することによって、自己
相関関数Ci（τ）の所望の要素の線形和を計算するよう
に構成できるのは理解であろう。
路、乗算器、及び和回路を使用することによって、自己
相関関数Ci（τ）の所望の要素の線形和を計算するよう
に構成できるのは理解であろう。
第３図に戻って、計算結果Ｍ・Ｐ1,2は制御回路17に供
給される。制御回路17は第１図と関連して上述した方法
で、サンプリング信号のサンプリング位相を制御する。
給される。制御回路17は第１図と関連して上述した方法
で、サンプリング信号のサンプリング位相を制御する。
第５図を参照すると、計算回路16は、また、Ｐの計算を
実行するためのプロセッサ31と、計算のためのプログラ
ム及び重み係数giを記憶するリードオンリメモリ（RO
M）32と、サンプル及び等化された信号ｘ（ｔ）を格納
するためのランダムアクセスメモリ（RAM）33との組み
合わせによっても実現できる。
実行するためのプロセッサ31と、計算のためのプログラ
ム及び重み係数giを記憶するリードオンリメモリ（RO
M）32と、サンプル及び等化された信号ｘ（ｔ）を格納
するためのランダムアクセスメモリ（RAM）33との組み
合わせによっても実現できる。
さて、さらに第６図をも参照して、第４図の計算回路に
よって計算されたのと同様のＭ・Ｐ1,2を計算する動作
について説明する。
よって計算されたのと同様のＭ・Ｐ1,2を計算する動作
について説明する。
プロセッサ31はROM32に記憶されたプログラムに従って
初期ステップS1でｍ＝０と置き、信号が線形等化器（第
３図の15）から入力信号xinとして供給されたか否かを
チェックする。xinが第１のものとして供給されたと
き、プロセッサ31はステップS3に示されるように、RAM3
3にxinをx1として格納する。それから、xinのつぎのも
のが第２のものとして供給されたとき、プロセッサ31は
ステップS2でxinの第２のものをx1として格納し、x1の
前のものをx2として書き換える。この後、プロセッサ31
は、xinの供給毎に、x1、x2、及びx3を、それぞれ、xin
の現在のもの、x1の前のもの、及びx2の前のものに書き
換える。この点について、xinは、上述したように、Ｔ
の時間期間毎にに供給される。従って、ｍ≧３のとき、
x1＝xinがｘk,τと仮定すれば、x2＝ｘｋ−1,τ及びx3
＝ｘｋ−2,τである。
初期ステップS1でｍ＝０と置き、信号が線形等化器（第
３図の15）から入力信号xinとして供給されたか否かを
チェックする。xinが第１のものとして供給されたと
き、プロセッサ31はステップS3に示されるように、RAM3
3にxinをx1として格納する。それから、xinのつぎのも
のが第２のものとして供給されたとき、プロセッサ31は
ステップS2でxinの第２のものをx1として格納し、x1の
前のものをx2として書き換える。この後、プロセッサ31
は、xinの供給毎に、x1、x2、及びx3を、それぞれ、xin
の現在のもの、x1の前のもの、及びx2の前のものに書き
換える。この点について、xinは、上述したように、Ｔ
の時間期間毎にに供給される。従って、ｍ≧３のとき、
x1＝xinがｘk,τと仮定すれば、x2＝ｘｋ−1,τ及びx3
＝ｘｋ−2,τである。
それから、プロセッサ31は、ステップS4で、C1＝x1・x2
及びC2＝x1・x3の計算を実行する。C1及びC2がC1（τ）
及びC2（τ）に対応していることがわかる。次のステッ
プS5で、ｉ＝１及びｉ＝２における重み係数gi,即ち、g
1＝１及びg2＝−１及びＣ＝C1−C2が計算される。それ
から、プロセッサ31は、ステップS7でＳ＝Ｓ＋Ｃを実行
し、ｍに１を加える（ｍ＝ｍ＋１）。ステップS6からス
テップS7までプロセスは、連続する入力信号xinに対し
て繰り返され、ｍ＝Ｍのとき、Ｓがプロセッサ31からＭ
・Ｐ1,2として送出される。その後、プロセッサ31はｍ
＝０と置き、同じプロセスを繰り返す。
及びC2＝x1・x3の計算を実行する。C1及びC2がC1（τ）
及びC2（τ）に対応していることがわかる。次のステッ
プS5で、ｉ＝１及びｉ＝２における重み係数gi,即ち、g
1＝１及びg2＝−１及びＣ＝C1−C2が計算される。それ
から、プロセッサ31は、ステップS7でＳ＝Ｓ＋Ｃを実行
し、ｍに１を加える（ｍ＝ｍ＋１）。ステップS6からス
テップS7までプロセスは、連続する入力信号xinに対し
て繰り返され、ｍ＝Ｍのとき、Ｓがプロセッサ31からＭ
・Ｐ1,2として送出される。その後、プロセッサ31はｍ
＝０と置き、同じプロセスを繰り返す。
第５図の計算回路は、また、プログラムを変更すること
によって、自己相関関数Ci（τ）の所望の要素の線形和
を計算するように、形成できるのは、この技術分野の人
によって、容易に理解されるだろう。
によって、自己相関関数Ci（τ）の所望の要素の線形和
を計算するように、形成できるのは、この技術分野の人
によって、容易に理解されるだろう。
以下の説明から明らかなように、本発明によれば、特殊
なコードや判定結果を使用せずに、ボーレートサンプリ
ング型の受信回路を構成できるという効果がある。
なコードや判定結果を使用せずに、ボーレートサンプリ
ング型の受信回路を構成できるという効果がある。
第１図は本発明の一実施例による受信回路の主要な部分
を示すブロック図、第２図はボーレートサンプルされた
信号系列の自己相関関数の幾つかの要素のサンプリング
位相応答を示す図、第３図は本発明の他の実施例による
受信回路の主要な部分を示すブロック図、第４図は第３
図内の計算回路の実施例のブロック図、第５図は第３図
内の計算の他の実施例のブロック図、第６図は第５図の
計算回路の動作を説明するためのフローチャートであ
る。 11……ボーレートサンプリング回路、12……サンプリン
グ信号発生器、13……線路等化器、14……判定回路、15
……ディジタルフィルタ、16……計算回路、17……制御
回路、18……保持回路、19……比較器、20……第１の部
分、21……第２の部分、22……第３の部分、23,24……
遅延回路、26,27……乗算器、28……和回路、29……加
算回路、30……遅延回路、31……プロセッサ、32……RO
M、33……RAM。
を示すブロック図、第２図はボーレートサンプルされた
信号系列の自己相関関数の幾つかの要素のサンプリング
位相応答を示す図、第３図は本発明の他の実施例による
受信回路の主要な部分を示すブロック図、第４図は第３
図内の計算回路の実施例のブロック図、第５図は第３図
内の計算の他の実施例のブロック図、第６図は第５図の
計算回路の動作を説明するためのフローチャートであ
る。 11……ボーレートサンプリング回路、12……サンプリン
グ信号発生器、13……線路等化器、14……判定回路、15
……ディジタルフィルタ、16……計算回路、17……制御
回路、18……保持回路、19……比較器、20……第１の部
分、21……第２の部分、22……第３の部分、23,24……
遅延回路、26,27……乗算器、28……和回路、29……加
算回路、30……遅延回路、31……プロセッサ、32……RO
M、33……RAM。
Claims (7)
- 【請求項１】ディジタル伝送システムに使用され、上記
伝送ボーレートに等しいサンプリングレートのサンプリ
ング信号によって受信信号をサンプリングし、サンプル
された信号系列を出力するボーレートサンプリング回路
を有する受信回路において、 上記ボーレートサンプリング回路に結合され、上記サン
プルされた信号系列の自己相関関数の予め定められた要
素の線形和を上記サンプルされた信号系列のパワーとし
て計算する計算手段と、 上記パワーに応答し、上記パワーが最大となるように、
上記サンプリング信号のサンプリング位相を制御するサ
ンプリング制御手段と を有することを特徴とする受信回路。 - 【請求項２】さらに、上記サンプルされた信号系列をフ
ィルタリングを行い上記計算手段へ送出するディジタル
フィルタを有する請求項１記載の受信回路。 - 【請求項３】上記ディジタルフィルタが（１−Ｄ）のフ
ィルタリング特性を持つ請求項２記載の受信回路。 - 【請求項４】上記計算手段が、上記サンプルされた信号
系列の自己相関関数の上記予め定められた要素を計算
し、計算されたデータ信号を出力する第１の手段と、計
算されたデータ信号の和をとって、合計されたデータ信
号を出力する第２の手段と、上記合計されたデータ信号
を予め定められた時間期間積分し、積分された信号を上
記線形和として出力する第３の手段とを有する請求項１
記載の受信回路。 - 【請求項５】上記第１の手段が、各々が上記サンプリン
グレートに対応するサンプリング周期に等しい遅延時間
を持ち、カスケードに接続され、上記サンプルされた信
号系列を遅延し、遅延された信号を送出する予め定めら
れた数の遅延手段と、上記遅延手段にそれぞれ結合さ
れ、上記遅延信号に上記サンプルされた信号系列を掛
け、それぞれ上記計算されたデータ信号を出力する複数
の乗算手段とを有する請求項４記載の受信回路。 - 【請求項６】上記第３の手段が上記合計されたデータ信
号と加算信号とを加算し、加算された信号を出力する加
算手段と、上記加算された信号を遅延し、上記積分され
た信号を出力する遅延手段とを有し、上記積分された信
号は、上記加算手段へ上記加算手段へ上記加算信号とし
て供給される請求項４記載の受信回路。 - 【請求項７】上記計算手段が、上記線形和を計算するた
めの計算プログラムを記憶するためのリードオンリメモ
リと、上記サンプルされた信号系列を格納するためのラ
ンダムアクセスメモリと、上記リードオンリメモリと上
記ランダムアクセスメモリと協働して、上記計算プログ
ラムを実行し、上記線形和を上記パワーとして出力する
処理手段とを有する請求項１記載の受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63286894A JPH0693676B2 (ja) | 1987-11-16 | 1988-11-15 | 受信回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28894087 | 1987-11-16 | ||
| JP62-288940 | 1987-11-16 | ||
| JP63286894A JPH0693676B2 (ja) | 1987-11-16 | 1988-11-15 | 受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02111130A JPH02111130A (ja) | 1990-04-24 |
| JPH0693676B2 true JPH0693676B2 (ja) | 1994-11-16 |
Family
ID=26556508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63286894A Expired - Lifetime JPH0693676B2 (ja) | 1987-11-16 | 1988-11-15 | 受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693676B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2586694B2 (ja) * | 1990-06-26 | 1997-03-05 | 日本電気株式会社 | ディジタル信号受信回路 |
| JP5831225B2 (ja) | 2011-12-28 | 2015-12-09 | 富士通株式会社 | Ｃｄｒ回路、受信回路、及び、電子装置 |
| JP6032081B2 (ja) | 2013-03-22 | 2016-11-24 | 富士通株式会社 | 受信回路、及び半導体集積回路 |
-
1988
- 1988-11-15 JP JP63286894A patent/JPH0693676B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02111130A (ja) | 1990-04-24 |
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