JPH0694801A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0694801A JPH0694801A JP4246325A JP24632592A JPH0694801A JP H0694801 A JPH0694801 A JP H0694801A JP 4246325 A JP4246325 A JP 4246325A JP 24632592 A JP24632592 A JP 24632592A JP H0694801 A JPH0694801 A JP H0694801A
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- terminal
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Abstract
(57)【要約】
【目的】 半導体集積回路装置において、そのテストを
確実に行い、かつクロックの供給を簡易にする。 【構成】 ラッチ回路９の入力端Ｄはパラレル入力端子
ＰＩ２に接続され、その出力端ＱはＸＯＲゲート７の一
方の入力端に接続されている。イネーブル端ＥＮバーに
はテストクロックＴＣＫが与えられ、イネーブル端ＥＮ
バーに“Ｌ”が与えられた時には入力端子Ｄのデータを
取り込むと共に出力端子Ｑに伝える。また“Ｈ”が与え
られた時には取り込まれたデータを保持し出力端子Ｑに
出力する。 【効果】 所定の期間の終了前において第２の入力端子
に与えられたデータが不確定なものとなっても、所定の
期間において比較結果が不確定なものとなることが回避
できる。
確実に行い、かつクロックの供給を簡易にする。 【構成】 ラッチ回路９の入力端Ｄはパラレル入力端子
ＰＩ２に接続され、その出力端ＱはＸＯＲゲート７の一
方の入力端に接続されている。イネーブル端ＥＮバーに
はテストクロックＴＣＫが与えられ、イネーブル端ＥＮ
バーに“Ｌ”が与えられた時には入力端子Ｄのデータを
取り込むと共に出力端子Ｑに伝える。また“Ｈ”が与え
られた時には取り込まれたデータを保持し出力端子Ｑに
出力する。 【効果】 所定の期間の終了前において第２の入力端子
に与えられたデータが不確定なものとなっても、所定の
期間において比較結果が不確定なものとなることが回避
できる。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路装置に
関し、特にそのテストを容易化するテスト補助回路に関
するものである。
関し、特にそのテストを容易化するテスト補助回路に関
するものである。
【０００２】
【従来の技術】図９は、直列に複数個接続されてスキャ
ンパスを構成する、データ入出力用スキャンレジスタ３
２の従来の構造を示す回路図である。出力端子ＰＯ１、
入力端子ＰＩ２はいずれも図示されないＲＡＭに接続さ
れ、それぞれＲＡＭへデータを与え、またＲＡＭからデ
ータを読み出す。
ンパスを構成する、データ入出力用スキャンレジスタ３
２の従来の構造を示す回路図である。出力端子ＰＯ１、
入力端子ＰＩ２はいずれも図示されないＲＡＭに接続さ
れ、それぞれＲＡＭへデータを与え、またＲＡＭからデ
ータを読み出す。
【０００３】通常動作時は、イネーブル信号ＳＣＫ１は
“Ｌ”に、イネーブル信号ＰＣＫ１は“Ｈ”に設定され
る。この結果、入力端子ＰＩ１に与えられたデータはマ
スタラッチ５１を通って出力端子ＰＯ１へ伝達され、Ｒ
ＡＭへデータが入力される。
“Ｌ”に、イネーブル信号ＰＣＫ１は“Ｈ”に設定され
る。この結果、入力端子ＰＩ１に与えられたデータはマ
スタラッチ５１を通って出力端子ＰＯ１へ伝達され、Ｒ
ＡＭへデータが入力される。
【０００４】一方、制御信号ＴＭを“Ｌ”に設定すると
イネーブル信号ＰＣＫ２も“Ｈ”になるので、イネーブ
ル信号ＳＣＫ２を“Ｌ”に設定することにより、入力端
子ＰＩ２から読み出されたＲＡＭの出力データはスレー
ブラッチ５２を介して出力端子ＰＯ２へと伝わる。この
時、テストクロックＴＣＫは“Ｈ”、“Ｌ”どちらに設
定しても良い。
イネーブル信号ＰＣＫ２も“Ｈ”になるので、イネーブ
ル信号ＳＣＫ２を“Ｌ”に設定することにより、入力端
子ＰＩ２から読み出されたＲＡＭの出力データはスレー
ブラッチ５２を介して出力端子ＰＯ２へと伝わる。この
時、テストクロックＴＣＫは“Ｈ”、“Ｌ”どちらに設
定しても良い。
【０００５】テスト動作時は、イネーブル信号ＰＣＫ
１，ＳＣＫ２はいずれも“Ｌ”に設定され、入力端子Ｐ
Ｉ１及び出力端子ＰＯ２端子はＲＡＭと電気的に分離さ
れる。ＲＡＭからの読み出しデータは、端子ＰＩ２を介
してスレーブラッチ５２の第１入力端Ｄ１に入力され
る。一方、マスタラッチ５１の出力端Ｑには、ＲＡＭか
らのデータＰＩ２の期待値を反転したデータが設定され
る。そしてインバータ６１により更に反転された真の期
待値と、ＲＡＭから端子ＰＩ２に読み出されたデータと
がＸＯＲ回路７１によって比較される。
１，ＳＣＫ２はいずれも“Ｌ”に設定され、入力端子Ｐ
Ｉ１及び出力端子ＰＯ２端子はＲＡＭと電気的に分離さ
れる。ＲＡＭからの読み出しデータは、端子ＰＩ２を介
してスレーブラッチ５２の第１入力端Ｄ１に入力され
る。一方、マスタラッチ５１の出力端Ｑには、ＲＡＭか
らのデータＰＩ２の期待値を反転したデータが設定され
る。そしてインバータ６１により更に反転された真の期
待値と、ＲＡＭから端子ＰＩ２に読み出されたデータと
がＸＯＲ回路７１によって比較される。
【０００６】テスト動作時は制御信号ＴＭは“Ｈ”に設
定されるので、上記の比較がなされた結果、両者が一致
すればイネーブル信号ＰＣＫ２は“Ｈ”になり、不一致
であれば“Ｌ”になる。これにより、ＲＡＭから端子Ｐ
Ｉ２に読み出されたデータがそれぞれ素通りしたり、ス
レーブラッチ５２にラッチされたりする。
定されるので、上記の比較がなされた結果、両者が一致
すればイネーブル信号ＰＣＫ２は“Ｈ”になり、不一致
であれば“Ｌ”になる。これにより、ＲＡＭから端子Ｐ
Ｉ２に読み出されたデータがそれぞれ素通りしたり、ス
レーブラッチ５２にラッチされたりする。
【０００７】このテスト結果は、イネーブル信号ＳＣＫ
１，ＳＣＫ２に２相クロックを与えることにより入力端
子ＳＩ、出力端子ＳＯを介してスキャンパスを順次シフ
トしてゆき、外部へと読み出される。
１，ＳＣＫ２に２相クロックを与えることにより入力端
子ＳＩ、出力端子ＳＯを介してスキャンパスを順次シフ
トしてゆき、外部へと読み出される。
【０００８】ＲＡＭに記憶されているデータは、図示さ
れないアドレス用スキャンレジスタによって順次更新さ
れるアドレス（ＡＤＲＥＳＳ）に従って順次読み出され
る。アドレス用スキャンレジスタのシフト動作を制御す
るシフトクロックＳＣＫ１Ａ，ＳＣＫ２Ａに従ってアド
レスは変化し、それに対応してＲＡＭに記憶されている
読み出しデータ（ＲＥＡＤ ＤＡＴＡ）が入力端子ＰＩ
２に順次与えられる。
れないアドレス用スキャンレジスタによって順次更新さ
れるアドレス（ＡＤＲＥＳＳ）に従って順次読み出され
る。アドレス用スキャンレジスタのシフト動作を制御す
るシフトクロックＳＣＫ１Ａ，ＳＣＫ２Ａに従ってアド
レスは変化し、それに対応してＲＡＭに記憶されている
読み出しデータ（ＲＥＡＤ ＤＡＴＡ）が入力端子ＰＩ
２に順次与えられる。
【０００９】データが読み出される毎にテストクロック
ＴＣＫにパルスが与えられるので、ＲＡＭに記憶されて
いるデータが期待値と異なるデータ（フェイルデータ）
が読み出された場合には、テストクロックＴＣＫのパル
スと同相のパルスがイネーブル信号ＰＣＫ２に発生す
る。これにより、パラレル入力端子ＰＩ２に与えられた
フェイルデータがスレーブラッチ５２の出力端Ｑに与え
られる。簡単な構成とするため、テストクロックＴＣＫ
はシフトクロックＳＣＫ１Ａによって兼用される。
ＴＣＫにパルスが与えられるので、ＲＡＭに記憶されて
いるデータが期待値と異なるデータ（フェイルデータ）
が読み出された場合には、テストクロックＴＣＫのパル
スと同相のパルスがイネーブル信号ＰＣＫ２に発生す
る。これにより、パラレル入力端子ＰＩ２に与えられた
フェイルデータがスレーブラッチ５２の出力端Ｑに与え
られる。簡単な構成とするため、テストクロックＴＣＫ
はシフトクロックＳＣＫ１Ａによって兼用される。
【００１０】一方、スレーブラッチ５２の出力端Ｑには
予め期待値データ（マスタラッチ５１の出力端Ｑに与え
られたデータと逆のデータ）が設定されているので、フ
ェイルデータが読み出されればノードＢのデータは反転
し，パラレル出力端子ＰＯ２においてこれを検出するこ
とができる。
予め期待値データ（マスタラッチ５１の出力端Ｑに与え
られたデータと逆のデータ）が設定されているので、フ
ェイルデータが読み出されればノードＢのデータは反転
し，パラレル出力端子ＰＯ２においてこれを検出するこ
とができる。
【００１１】図１１は従来の他のデータ入出力用スキャ
ンレジスタ４２の回路図である。これを用いてスキャン
パスを構成する場合は、ＲＡＭの出力データはマスタラ
ッチ５３が受け、ＲＡＭへのデータの入力はスレーブラ
ッチ５４によって行う。
ンレジスタ４２の回路図である。これを用いてスキャン
パスを構成する場合は、ＲＡＭの出力データはマスタラ
ッチ５３が受け、ＲＡＭへのデータの入力はスレーブラ
ッチ５４によって行う。
【００１２】この場合、テスト結果はマスタラッチ５３
に保持されているので、シフト動作によってテスト結果
をる読み出す際しに注意が必要である。テスト結果を非
破壊で読み出すためには先ずイネーブル信号ＳＣＫ２に
クロックを加えてスレーブラッチ５４にテスト結果を転
送した上で、シフト動作を行う必要がある。
に保持されているので、シフト動作によってテスト結果
をる読み出す際しに注意が必要である。テスト結果を非
破壊で読み出すためには先ずイネーブル信号ＳＣＫ２に
クロックを加えてスレーブラッチ５４にテスト結果を転
送した上で、シフト動作を行う必要がある。
【００１３】
【発明が解決しようとする課題】従来のＲＡＭテスト補
助回路ではシフトクロックＳＣＫ１Ａとテストクロック
ＴＣＫに同位相のクロックを用いることによる問題点が
生じる。
助回路ではシフトクロックＳＣＫ１Ａとテストクロック
ＴＣＫに同位相のクロックを用いることによる問題点が
生じる。
【００１４】図１０は上記問題点を説明するためのタイ
ミング図である。図１０に示すように、シフトクロック
ＳＣＫ１Ａの立ち上がりでアドレス（ＡＤＲＥＳＳ）の
更新が開始され、アドレスの更新が完了すると、ＲＡＭ
の出力するデータ（ＲＥＡＤＤＡＴＡ）は一時的に不確
定なデータとなり、その後更新されたアドレスに対して
記憶していたデータを出力する。
ミング図である。図１０に示すように、シフトクロック
ＳＣＫ１Ａの立ち上がりでアドレス（ＡＤＲＥＳＳ）の
更新が開始され、アドレスの更新が完了すると、ＲＡＭ
の出力するデータ（ＲＥＡＤＤＡＴＡ）は一時的に不確
定なデータとなり、その後更新されたアドレスに対して
記憶していたデータを出力する。
【００１５】即ち、シフトクロックＳＣＫ１Ａの立ち上
がりから、新たなアドレスに対応して記憶していたデー
タが確定して読み出されるまでには、一定の遅延が生じ
る。
がりから、新たなアドレスに対応して記憶していたデー
タが確定して読み出されるまでには、一定の遅延が生じ
る。
【００１６】一方、テストクロックＴＣＫが“Ｈ”であ
る期間は期待値と、ＲＡＭの読み出しデータとの比較が
行われる。よってＲＡＭが新たなアドレスに対応して不
確定データを出力する前に、古いアドレスに対応して記
憶していたデータについての比較を完了しなければ、即
ちテストクロックＴＣＫを立ち下げなければテスト結果
が不確定となり、正常なテストが行えない。
る期間は期待値と、ＲＡＭの読み出しデータとの比較が
行われる。よってＲＡＭが新たなアドレスに対応して不
確定データを出力する前に、古いアドレスに対応して記
憶していたデータについての比較を完了しなければ、即
ちテストクロックＴＣＫを立ち下げなければテスト結果
が不確定となり、正常なテストが行えない。
【００１７】ここで、テストクロックＴＣＫとしてシフ
トクロックＳＣＫ１Ａと同位相のクロックを用いようと
すると、シフトクロックＳＣＫ１Ａはアドレスの更新の
開始から更新の完了までの間に立ち下がる、非常に幅の
狭いクロックである必要がある。しかし、パルス幅の狭
いクロックを半導体装置内部で伝達することは困難であ
る。
トクロックＳＣＫ１Ａと同位相のクロックを用いようと
すると、シフトクロックＳＣＫ１Ａはアドレスの更新の
開始から更新の完了までの間に立ち下がる、非常に幅の
狭いクロックである必要がある。しかし、パルス幅の狭
いクロックを半導体装置内部で伝達することは困難であ
る。
【００１８】従って、シフトクロックＳＣＫ１Ａとテス
トクロックＴＣＫに対して同位相のクロックを用いるこ
とは困難であり、結果としてシフトクロックＳＣＫ１Ａ
とテストクロックＴＣＫに対して独立のクロックを与え
る必要があり、クロックの供給が複雑になるという問題
点があった。
トクロックＴＣＫに対して同位相のクロックを用いるこ
とは困難であり、結果としてシフトクロックＳＣＫ１Ａ
とテストクロックＴＣＫに対して独立のクロックを与え
る必要があり、クロックの供給が複雑になるという問題
点があった。
【００１９】この発明は上記問題点を解決するためにな
されたもので、シフトクロックＳＣＫ１Ａとテストクロ
ックＴＣＫに対して、比較的パルス幅の広い同位相のク
ロックを用いても、テスト結果が不確定とならないスキ
ャンレジスタを提供することを目的とする。
されたもので、シフトクロックＳＣＫ１Ａとテストクロ
ックＴＣＫに対して、比較的パルス幅の広い同位相のク
ロックを用いても、テスト結果が不確定とならないスキ
ャンレジスタを提供することを目的とする。
【００２０】
【課題を解決するための手段】この発明に係る半導体集
積回路は、複数のスキャンレジスタを直列に接続して構
成されるスキャンパスを備える半導体集積回路装置であ
る。
積回路は、複数のスキャンレジスタを直列に接続して構
成されるスキャンパスを備える半導体集積回路装置であ
る。
【００２１】その第１の態様は、スキャンレジスタが、
所定の期間において活性化する制御信号を受ける制御端
子と、スキャンパス上に設けられた第１の入力端子と、
スキャンパス外に設けられた第２の入力端子と、第１の
入力端子に対応し、スキャンパス上に設けられた第１の
出力端子と、第２の入力端子に対応し、スキャンパス外
に設けられた第２の出力端子と、第２の入力端子に接続
された入力端と、出力端とを有し、制御信号に基づき所
定の期間において所定の期間の開始時における入力端の
データをラッチして前記出力端から出力し、所定の期間
以外においては入力端のデータをそのまま出力端から出
力する第１のラッチ回路と、第１のラッチ回路の出力端
に接続された第１の入力端と、第１の入力端子に作動的
に連結された第２の入力端と、第１及び第２の出力端子
に接続された出力端と、を有する第２のラッチ回路と、
第１のラッチ回路の出力端のデータと、第２のラッチ回
路の第２の入力端に与えられるデータと、を比較する比
較手段と、を含む。そして第２のラッチ回路は、比較手
段の比較結果に基づいて、自身の第１の入力端における
所定の期間の開始時のデータをラッチして自身の出力端
に出力する。
所定の期間において活性化する制御信号を受ける制御端
子と、スキャンパス上に設けられた第１の入力端子と、
スキャンパス外に設けられた第２の入力端子と、第１の
入力端子に対応し、スキャンパス上に設けられた第１の
出力端子と、第２の入力端子に対応し、スキャンパス外
に設けられた第２の出力端子と、第２の入力端子に接続
された入力端と、出力端とを有し、制御信号に基づき所
定の期間において所定の期間の開始時における入力端の
データをラッチして前記出力端から出力し、所定の期間
以外においては入力端のデータをそのまま出力端から出
力する第１のラッチ回路と、第１のラッチ回路の出力端
に接続された第１の入力端と、第１の入力端子に作動的
に連結された第２の入力端と、第１及び第２の出力端子
に接続された出力端と、を有する第２のラッチ回路と、
第１のラッチ回路の出力端のデータと、第２のラッチ回
路の第２の入力端に与えられるデータと、を比較する比
較手段と、を含む。そして第２のラッチ回路は、比較手
段の比較結果に基づいて、自身の第１の入力端における
所定の期間の開始時のデータをラッチして自身の出力端
に出力する。
【００２２】その第２の態様は、更にスキャンレジスタ
が、いずれもスキャンパス外に設けられた第３の入力端
子及び第３の出力端子と、第３及び第１の入力端子にそ
れぞれ接続された第１及び第２の入力端と、第３の出力
端子に接続された出力端と、を有する第３のラッチ回路
と、第３のラッチ回路の出力端に接続された入力端と、
第２のラッチ回路の第２の入力端に接続された出力端
と、を有する第１のインバータと、第２のラッチ回路の
出力端に接続された入力端と、出力端と、を有する第２
のインバータと、を含む。そして、第２の出力端子は、
第２のインバータを介して第１の出力端に接続される。
が、いずれもスキャンパス外に設けられた第３の入力端
子及び第３の出力端子と、第３及び第１の入力端子にそ
れぞれ接続された第１及び第２の入力端と、第３の出力
端子に接続された出力端と、を有する第３のラッチ回路
と、第３のラッチ回路の出力端に接続された入力端と、
第２のラッチ回路の第２の入力端に接続された出力端
と、を有する第１のインバータと、第２のラッチ回路の
出力端に接続された入力端と、出力端と、を有する第２
のインバータと、を含む。そして、第２の出力端子は、
第２のインバータを介して第１の出力端に接続される。
【００２３】その第３の態様においては、スキャンレジ
スタが、所定の期間において活性化する制御信号を受け
る制御端子と、スキャンパス上に設けられた第１の入力
端子と、スキャンパス外に設けられた第２の入力端子
と、第１の入力端子に対応し、スキャンパス上に設けら
れた第１の出力端子と、第２の入力端子に対応し、スキ
ャンパス外に設けられた第２の出力端子と、第２の入力
端子に接続された入力端と、出力端とを有し、制御信号
に基づき所定の期間において所定の期間の開始時におけ
る入力端のデータをラッチして出力端から出力し、所定
の期間以外においては入力端のデータをそのまま出力端
から出力する第１のラッチ回路と、第１のラッチ回路の
出力端に接続された第１の入力端と、第１の入力端子に
接続された第２の入力端と、第１及び第２の出力端子に
作動的に連結された出力端と、を有する第２のラッチ回
路と、第１のラッチ回路の出力端のデータと、第１の出
力端子に与えられるデータと、を比較する比較手段と、
を含む。そして、第２のラッチ回路は、比較手段の比較
結果に基づいて、自身の第１の入力端における所定の期
間の開始時のデータをラッチして自身の出力端に出力す
る。
スタが、所定の期間において活性化する制御信号を受け
る制御端子と、スキャンパス上に設けられた第１の入力
端子と、スキャンパス外に設けられた第２の入力端子
と、第１の入力端子に対応し、スキャンパス上に設けら
れた第１の出力端子と、第２の入力端子に対応し、スキ
ャンパス外に設けられた第２の出力端子と、第２の入力
端子に接続された入力端と、出力端とを有し、制御信号
に基づき所定の期間において所定の期間の開始時におけ
る入力端のデータをラッチして出力端から出力し、所定
の期間以外においては入力端のデータをそのまま出力端
から出力する第１のラッチ回路と、第１のラッチ回路の
出力端に接続された第１の入力端と、第１の入力端子に
接続された第２の入力端と、第１及び第２の出力端子に
作動的に連結された出力端と、を有する第２のラッチ回
路と、第１のラッチ回路の出力端のデータと、第１の出
力端子に与えられるデータと、を比較する比較手段と、
を含む。そして、第２のラッチ回路は、比較手段の比較
結果に基づいて、自身の第１の入力端における所定の期
間の開始時のデータをラッチして自身の出力端に出力す
る。
【００２４】その第４の態様は、更にスキャンレジスタ
が、いずれもスキャンパス外に設けられた第３の入力端
子及び第３の出力端子と、出力端と、第２のラッチ回路
の出力端に接続された入力端と、を有する第１のインバ
ータと、第３の入力端子に接続された第１の入力端と、
第１のインバータの出力端に接続された第２の入力端
と、出力端と、を有する第３のラッチ回路と、第３のラ
ッチ回路の出力端に接続された入力端と、第１の出力端
子に接続された出力端と、を有する第２のインバータ
と、を含む。そして第２の出力端子は、第１のインバー
タの入力端に接続される。
が、いずれもスキャンパス外に設けられた第３の入力端
子及び第３の出力端子と、出力端と、第２のラッチ回路
の出力端に接続された入力端と、を有する第１のインバ
ータと、第３の入力端子に接続された第１の入力端と、
第１のインバータの出力端に接続された第２の入力端
と、出力端と、を有する第３のラッチ回路と、第３のラ
ッチ回路の出力端に接続された入力端と、第１の出力端
子に接続された出力端と、を有する第２のインバータ
と、を含む。そして第２の出力端子は、第１のインバー
タの入力端に接続される。
【００２５】
【作用】この発明の第１及び第３の態様において、比較
手段の比較結果が有意義となる所定の期間においては、
比較対象の一方である第１のラッチ回路の出力は、所定
の期間の開始時に第２の入力端子に与えられたデータを
保持している。
手段の比較結果が有意義となる所定の期間においては、
比較対象の一方である第１のラッチ回路の出力は、所定
の期間の開始時に第２の入力端子に与えられたデータを
保持している。
【００２６】更に、この発明の第２及び第４の態様にお
いては第３のラッチ回路の出力には期待値と逆の値が与
えられる。
いては第３のラッチ回路の出力には期待値と逆の値が与
えられる。
【００２７】
（１）第１の実施例．図１は本発明の第１の実施例によ
るデータ入出力用スキャンレジスタ３０の回路図であ
る。図９で示された従来のデータ入出力用スキャンレジ
スタ３２にラッチ回路９を付加した構成となっている
が、具体的には以下のように構成される。
るデータ入出力用スキャンレジスタ３０の回路図であ
る。図９で示された従来のデータ入出力用スキャンレジ
スタ３２にラッチ回路９を付加した構成となっている
が、具体的には以下のように構成される。
【００２８】データ入出力用スキャンレジスタ３０は、
スキャンパス上に設けられるシリアル入力端子ＳＩと、
シリアル出力端子ＳＯとを備える。また、スキャンパス
外に設けられるパラレル入力端子ＰＩ１，ＰＩ２及びパ
ラレル出力端子ＰＯ１，ＰＯ２を備える。
スキャンパス上に設けられるシリアル入力端子ＳＩと、
シリアル出力端子ＳＯとを備える。また、スキャンパス
外に設けられるパラレル入力端子ＰＩ１，ＰＩ２及びパ
ラレル出力端子ＰＯ１，ＰＯ２を備える。
【００２９】マスタラッチ５１の第１入力端Ｄ１にはパ
ラレル入力端子ＰＩ１が、第２入力端Ｄ２にはシリアル
入力端子ＳＩがそれぞれ接続される。マスタラッチ５１
の第１及び第２イネーブル端ＥＮ１，ＥＮ２にはそれぞ
れイネーブル信号ＰＣＫ１，ＳＣＫ１が与えられる。マ
スタラッチ５１の出力端Ｑにはパラレル出力端子ＰＯ１
が接続される。
ラレル入力端子ＰＩ１が、第２入力端Ｄ２にはシリアル
入力端子ＳＩがそれぞれ接続される。マスタラッチ５１
の第１及び第２イネーブル端ＥＮ１，ＥＮ２にはそれぞ
れイネーブル信号ＰＣＫ１，ＳＣＫ１が与えられる。マ
スタラッチ５１の出力端Ｑにはパラレル出力端子ＰＯ１
が接続される。
【００３０】ラッチ回路９の入力端Ｄはパラレル入力端
子ＰＩ２に接続され、その出力端Ｑ（ノードＣ）はＸＯ
Ｒゲート７の一方の入力端に接続されている。イネーブ
ル端ＥＮバーにはテストクロックＴＣＫが与えられる。
ラッチ回路９はイネーブル端ＥＮバーに“Ｌ”が与えら
れた時には入力端子Ｄのデータを取り込むと共に出力端
子Ｑに伝える。また“Ｈ”が与えられた時には取り込ま
れたデータを保持し出力端子Ｑに出力する。
子ＰＩ２に接続され、その出力端Ｑ（ノードＣ）はＸＯ
Ｒゲート７の一方の入力端に接続されている。イネーブ
ル端ＥＮバーにはテストクロックＴＣＫが与えられる。
ラッチ回路９はイネーブル端ＥＮバーに“Ｌ”が与えら
れた時には入力端子Ｄのデータを取り込むと共に出力端
子Ｑに伝える。また“Ｈ”が与えられた時には取り込ま
れたデータを保持し出力端子Ｑに出力する。
【００３１】スレーブラッチ５２の第１入力端Ｄ１には
ノードＣを介してラッチ回路９の出力端Ｑが接続され、
第２入力端はＸＯＲゲート７の他方の入力端と共にイン
バータ６１を介してマスタラッチ５１の出力端Ｑに接続
される。スレーブラッチ５２の出力端Ｑはパラレル出力
端子ＰＯ２が接続されると共に、インバータ６２を介し
てシリアル出力端子ＳＯが接続される。スレーブラッチ
５２の第１及び第２イネーブル端ＥＮ１，ＥＮ２にはそ
れぞれイネーブル信号ＰＣＫ２，ＳＣＫ２が与えられ
る。
ノードＣを介してラッチ回路９の出力端Ｑが接続され、
第２入力端はＸＯＲゲート７の他方の入力端と共にイン
バータ６１を介してマスタラッチ５１の出力端Ｑに接続
される。スレーブラッチ５２の出力端Ｑはパラレル出力
端子ＰＯ２が接続されると共に、インバータ６２を介し
てシリアル出力端子ＳＯが接続される。スレーブラッチ
５２の第１及び第２イネーブル端ＥＮ１，ＥＮ２にはそ
れぞれイネーブル信号ＰＣＫ２，ＳＣＫ２が与えられ
る。
【００３２】イネーブル信号ＰＣＫ２はＮＡＮＤゲート
８２の出力であり、ＮＡＮＤゲート８２の一方の入力端
には制御信号ＴＭが与えられる。ＮＡＮＤゲート８２の
他方の入力端にはＮＡＮＤゲート８１の出力が与えら
れ、ＮＡＮＤゲート８１にはＸＯＲゲート７の出力及び
テストクロックＴＣＫが与えられる。
８２の出力であり、ＮＡＮＤゲート８２の一方の入力端
には制御信号ＴＭが与えられる。ＮＡＮＤゲート８２の
他方の入力端にはＮＡＮＤゲート８１の出力が与えら
れ、ＮＡＮＤゲート８１にはＸＯＲゲート７の出力及び
テストクロックＴＣＫが与えられる。
【００３３】マスタラッチ５１、スレーブラッチ５２の
いずれにおいても、第１イネーブル端ＥＮ１に“Ｈ”が
与えられた時には入力端子Ｄ１のデータを取り込むと共
に出力端子Ｑに伝える。また、第２イネーブル端ＥＮ２
に“Ｈ”が与えられた時には入力端子Ｄ２のデータを取
り込むと共に出力端子Ｑに伝える。そして第１イネーブ
ル端ＥＮ１と第２イネーブル端ＥＮ２のいずれにも
“Ｌ”が与えられた時には取り込まれていたデータが保
持され、出力端子Ｑに出力される。なお、通常イネーブ
ル端子ＥＮ１とイネーブル端子ＥＮ２を同時に“Ｈ”を
与えるような使い方はしない。
いずれにおいても、第１イネーブル端ＥＮ１に“Ｈ”が
与えられた時には入力端子Ｄ１のデータを取り込むと共
に出力端子Ｑに伝える。また、第２イネーブル端ＥＮ２
に“Ｈ”が与えられた時には入力端子Ｄ２のデータを取
り込むと共に出力端子Ｑに伝える。そして第１イネーブ
ル端ＥＮ１と第２イネーブル端ＥＮ２のいずれにも
“Ｌ”が与えられた時には取り込まれていたデータが保
持され、出力端子Ｑに出力される。なお、通常イネーブ
ル端子ＥＮ１とイネーブル端子ＥＮ２を同時に“Ｈ”を
与えるような使い方はしない。
【００３４】このようなデータ入出力用スキャンレジス
タ３０は、直列に複数個接続されてスキャンパス（一種
のシフトレジスタ）を構成し、通常動作時においては通
常のフリップフロップとして機能し、テスト時にはＲＡ
Ｍやロジック回路のテストに寄与する。
タ３０は、直列に複数個接続されてスキャンパス（一種
のシフトレジスタ）を構成し、通常動作時においては通
常のフリップフロップとして機能し、テスト時にはＲＡ
Ｍやロジック回路のテストに寄与する。
【００３５】図２は、ＲＡＭ１のテストに寄与するよう
にデータ入出力用スキャンレジスタ３０が設けられた様
子を示すブロック図である。ここでは、更にＲＡＭ１の
テスト時においてＲＡＭ１のアドレスを与えるアドレス
用スキャンレジスタ２も備えられている。
にデータ入出力用スキャンレジスタ３０が設けられた様
子を示すブロック図である。ここでは、更にＲＡＭ１の
テスト時においてＲＡＭ１のアドレスを与えるアドレス
用スキャンレジスタ２も備えられている。
【００３６】スキャンレジスタ２，３０は、ＲＡＭ１を
取り囲み、テスト動作時及びシフト動作時には半導体集
積回路装置上の他のロジック回路とＲＡＭ１とを分離す
る。アドレス用スキャンレジスタ２も複数個が直列接続
され、スキャンパスを構成する。
取り囲み、テスト動作時及びシフト動作時には半導体集
積回路装置上の他のロジック回路とＲＡＭ１とを分離す
る。アドレス用スキャンレジスタ２も複数個が直列接続
され、スキャンパスを構成する。
【００３７】シフト動作時にはスキャンパスのシフト機
能によって、ＲＡＭ１に与えられるべきＲＡＭ１のアド
レス、期待値等のテストデータがそれぞれスキャンレジ
スタ２，３０に記憶される。そしてテスト動作時におい
てはＲＡＭ１から各アドレスに対応する読み出しデータ
と期待値とが比較される。また、ＲＡＭ１のテスト結果
（比較結果）はデータ入出力用スキャンレジスタ３０に
記憶され、スキャンパスのシフト機能によって外部へ出
力される。
能によって、ＲＡＭ１に与えられるべきＲＡＭ１のアド
レス、期待値等のテストデータがそれぞれスキャンレジ
スタ２，３０に記憶される。そしてテスト動作時におい
てはＲＡＭ１から各アドレスに対応する読み出しデータ
と期待値とが比較される。また、ＲＡＭ１のテスト結果
（比較結果）はデータ入出力用スキャンレジスタ３０に
記憶され、スキャンパスのシフト機能によって外部へ出
力される。
【００３８】図３はスキャンパスのシフト機能を説明す
るため、アドレス用スキャンレジスタ２の構成の一例を
示した回路図である。アドレス用スキャンレジスタ２は
スキャンパス上に設けられるシリアル入力端子ＳＩ、シ
リアル出力端子ＳＯを備える。また、スキャンパス外に
設けられるパラレル入力端子ＰＩ１及びパラレル出力端
子ＰＯ１を備える。
るため、アドレス用スキャンレジスタ２の構成の一例を
示した回路図である。アドレス用スキャンレジスタ２は
スキャンパス上に設けられるシリアル入力端子ＳＩ、シ
リアル出力端子ＳＯを備える。また、スキャンパス外に
設けられるパラレル入力端子ＰＩ１及びパラレル出力端
子ＰＯ１を備える。
【００３９】ラッチ回路５の第１入力端Ｄ１にはパラレ
ル入力端子ＰＩ１が、第２入力端Ｄ２にはシリアル入力
端子ＳＩがそれぞれ接続される。ラッチ回路５の第１及
び第２イネーブル端ＥＮ１，ＥＮ２にはそれぞれイネー
ブル信号ＰＣＫ１，シフトクロックＳＣＫ１Ａが与えら
れる。ラッチ回路５の出力端Ｑ（ノードＡ）にはパラレ
ル出力端子ＰＯ１が接続される。
ル入力端子ＰＩ１が、第２入力端Ｄ２にはシリアル入力
端子ＳＩがそれぞれ接続される。ラッチ回路５の第１及
び第２イネーブル端ＥＮ１，ＥＮ２にはそれぞれイネー
ブル信号ＰＣＫ１，シフトクロックＳＣＫ１Ａが与えら
れる。ラッチ回路５の出力端Ｑ（ノードＡ）にはパラレ
ル出力端子ＰＯ１が接続される。
【００４０】ラッチ回路５は、第１及び第２イネーブル
端ＥＮ１，ＥＮ２に与えられた論理信号に基づき、マス
タラッチ５１と同様の動作を行う。
端ＥＮ１，ＥＮ２に与えられた論理信号に基づき、マス
タラッチ５１と同様の動作を行う。
【００４１】ラッチ回路４の入力端Ｄはインバータ６３
を介してラッチ回路５のノードＡに接続される。ラッチ
回路４の出力端Ｑはインバータ６４を介してシリアル出
力端子ＳＯが接続される。ラッチ回路４のイネーブル端
ＥＮにはシフトクロックＳＣＫ２Ａが与えられる。
を介してラッチ回路５のノードＡに接続される。ラッチ
回路４の出力端Ｑはインバータ６４を介してシリアル出
力端子ＳＯが接続される。ラッチ回路４のイネーブル端
ＥＮにはシフトクロックＳＣＫ２Ａが与えられる。
【００４２】ラッチ回路４は、イネーブル端子ＥＮに
“Ｈ”が与えられた時には入力端子Ｄのデータを取り込
むと共に出力端子Ｑに伝える。また、イネーブル端子Ｅ
Ｎに“Ｌ”が与えられた時には取り込まれたデータを保
持し出力端子Ｑに出力する。
“Ｈ”が与えられた時には入力端子Ｄのデータを取り込
むと共に出力端子Ｑに伝える。また、イネーブル端子Ｅ
Ｎに“Ｌ”が与えられた時には取り込まれたデータを保
持し出力端子Ｑに出力する。
【００４３】さて、アドレス用スキャンレジスタ２は通
常動作時には、シフトクロックＳＣＫ１Ａは“Ｌ”に、
イネーブル信号ＰＣＫ１は“Ｈ”に設定される。これに
より、ＲＡＭ１とロジックとはラッチ回路５を介して接
続される。つまりパラレル入力端子ＰＩ１からパラレル
出力端子ＰＯ１へＲＡＭ１のアドレスが伝えられる。こ
の時、シフトクロックＳＣＫ２Ａは“Ｈ”、“Ｌ”どち
らに設定しても良い。
常動作時には、シフトクロックＳＣＫ１Ａは“Ｌ”に、
イネーブル信号ＰＣＫ１は“Ｈ”に設定される。これに
より、ＲＡＭ１とロジックとはラッチ回路５を介して接
続される。つまりパラレル入力端子ＰＩ１からパラレル
出力端子ＰＯ１へＲＡＭ１のアドレスが伝えられる。こ
の時、シフトクロックＳＣＫ２Ａは“Ｈ”、“Ｌ”どち
らに設定しても良い。
【００４４】一方、シフト動作時及びテスト動作時には
イネーブル信号ＰＣＫ１は“Ｌ”に設定され、ＲＡＭ１
とロジックが分離される。シフト動作時において、ＲＡ
Ｍ１のテストのためのデータの入力と、ＲＡＭ１のテス
トのテスト結果の読み出しが行われる。これらは、スキ
ャンパスにおけるシフト動作によって行われる。
イネーブル信号ＰＣＫ１は“Ｌ”に設定され、ＲＡＭ１
とロジックが分離される。シフト動作時において、ＲＡ
Ｍ１のテストのためのデータの入力と、ＲＡＭ１のテス
トのテスト結果の読み出しが行われる。これらは、スキ
ャンパスにおけるシフト動作によって行われる。
【００４５】アドレス用スキャンレジスタ２を例にとっ
て、シフト動作を説明する。図４はスキャンパスにおけ
るシフト動作を示すタイミング図である。シフトクロッ
クＳＣＫ１Ａ，ＳＣＫ２Ａにはそれぞれ第１相及び第２
相のクロック信号が加えられる。各アドレス用スキャン
レジスタ２のシリアル入力端子ＳＩのデータはシフトク
ロックＳＣＫ１ＡによってノードＡに取り込まれる。ま
た、ノードＡのデータはインバータ６３によって反転さ
れ、シフトクロックＳＣＫ２Ａを受けてノードＢ（ラッ
チ回路４の出力端Ｑ）に転送される。更にインバータ６
４によって反転され、シリアル出力端子ＳＯにはノード
Ｂの反転データが設定される。
て、シフト動作を説明する。図４はスキャンパスにおけ
るシフト動作を示すタイミング図である。シフトクロッ
クＳＣＫ１Ａ，ＳＣＫ２Ａにはそれぞれ第１相及び第２
相のクロック信号が加えられる。各アドレス用スキャン
レジスタ２のシリアル入力端子ＳＩのデータはシフトク
ロックＳＣＫ１ＡによってノードＡに取り込まれる。ま
た、ノードＡのデータはインバータ６３によって反転さ
れ、シフトクロックＳＣＫ２Ａを受けてノードＢ（ラッ
チ回路４の出力端Ｑ）に転送される。更にインバータ６
４によって反転され、シリアル出力端子ＳＯにはノード
Ｂの反転データが設定される。
【００４６】以上のように、２相のシフトクロックＳＣ
Ｋ１Ａ，ＳＣＫ２Ａによって、シリアル入力端子ＳＩか
らシリアル出力端子ＳＯへ１ビットのシフト動作が行わ
れたことになる。ある段のアドレス用スキャンレジスタ
２のシリアル出力端子ＳＯに現れたデータは、その次の
段のアドレス用スキャンレジスタ２のシリアル入力端子
ＳＩに与えられるので、スキャンパスにおいて、順次デ
ータが転送されてゆく。
Ｋ１Ａ，ＳＣＫ２Ａによって、シリアル入力端子ＳＩか
らシリアル出力端子ＳＯへ１ビットのシフト動作が行わ
れたことになる。ある段のアドレス用スキャンレジスタ
２のシリアル出力端子ＳＯに現れたデータは、その次の
段のアドレス用スキャンレジスタ２のシリアル入力端子
ＳＩに与えられるので、スキャンパスにおいて、順次デ
ータが転送されてゆく。
【００４７】このようなシフト動作はデータ入出力用ス
キャンレジスタ３０においても同様に行われる。テスト
クロックＴＣＫを“Ｌ”に設定することにより、ゲート
８１の出力は“Ｈ”となり、制御信号ＴＭを“Ｈ”に設
定することにより、ゲート８２の出力は“Ｌ”となっ
て、第１のイネーブル端ＥＮ１は常に“Ｌ”となる。そ
してイネーブル信号ＳＣＫ１，ＳＣＫ２にそれぞれシフ
トクロックＳＣＫ１Ａ，ＳＣＫ２Ａと同相のクロックを
与えることにより、データはシリアル入力端子ＳＩ、シ
リアル出力端子ＳＯを介して順次転送されてゆく。
キャンレジスタ３０においても同様に行われる。テスト
クロックＴＣＫを“Ｌ”に設定することにより、ゲート
８１の出力は“Ｈ”となり、制御信号ＴＭを“Ｈ”に設
定することにより、ゲート８２の出力は“Ｌ”となっ
て、第１のイネーブル端ＥＮ１は常に“Ｌ”となる。そ
してイネーブル信号ＳＣＫ１，ＳＣＫ２にそれぞれシフ
トクロックＳＣＫ１Ａ，ＳＣＫ２Ａと同相のクロックを
与えることにより、データはシリアル入力端子ＳＩ、シ
リアル出力端子ＳＯを介して順次転送されてゆく。
【００４８】このように２相のクロックによってシフト
動作が行われ、テストデータの設定やテスト結果の読み
出しが行われる。
動作が行われ、テストデータの設定やテスト結果の読み
出しが行われる。
【００４９】次にＲＡＭ１のテストを行う場合について
説明する。図５は、データ入出力用スキャンレジスタ３
０を用いた場合の、ＲＡＭ１のテスト時のタイミング図
である。イネーブル信号ＰＣＫ１は“Ｌ”に設定され、
ＲＡＭ１とロジックが分離される。
説明する。図５は、データ入出力用スキャンレジスタ３
０を用いた場合の、ＲＡＭ１のテスト時のタイミング図
である。イネーブル信号ＰＣＫ１は“Ｌ”に設定され、
ＲＡＭ１とロジックが分離される。
【００５０】アドレス用スキャンレジスタ２にはシフト
クロックＳＣＫ１Ａ，ＳＣＫ２Ａに２相のクロックが与
えられ、テストすべきアドレスの更新が行なわれる。但
しシフト動作の場合とは異なり、データ入出力用スキャ
ンレジスタ３０に関してはイネーブル信号ＳＣＫ１，Ｓ
ＣＫ２には２相のクロックが与えられず、いずれも
“Ｌ”に設定される。これにより、シフト動作によって
各データ入出力用スキャンレジスタ３０に与えられてい
たデータが保持されることになる。
クロックＳＣＫ１Ａ，ＳＣＫ２Ａに２相のクロックが与
えられ、テストすべきアドレスの更新が行なわれる。但
しシフト動作の場合とは異なり、データ入出力用スキャ
ンレジスタ３０に関してはイネーブル信号ＳＣＫ１，Ｓ
ＣＫ２には２相のクロックが与えられず、いずれも
“Ｌ”に設定される。これにより、シフト動作によって
各データ入出力用スキャンレジスタ３０に与えられてい
たデータが保持されることになる。
【００５１】このようにしてマスタラッチ５１にはＲＡ
Ｍ１からの読み出し期待値の反転データが保持されてい
る。そしてインバータ６１により更に反転された真の期
待値とラッチ回路９の保持するデータとがＸＯＲ回路７
によって比較される。
Ｍ１からの読み出し期待値の反転データが保持されてい
る。そしてインバータ６１により更に反転された真の期
待値とラッチ回路９の保持するデータとがＸＯＲ回路７
によって比較される。
【００５２】多くの場合ＲＡＭ１のテストにおいては、
そのアドレスに対応する全ての記憶データを“Ｌ”（若
しくは“Ｈ”）に予め設定することが行われる。よって
ＲＡＭ１の読み出し期待値は“Ｌ”に設定され、マスタ
ラッチ５１には“Ｈ”が保持されている。またＲＡＭ１
から読み出されたデータが“Ｈ”であれば、フェイルデ
ータとなる。
そのアドレスに対応する全ての記憶データを“Ｌ”（若
しくは“Ｈ”）に予め設定することが行われる。よって
ＲＡＭ１の読み出し期待値は“Ｌ”に設定され、マスタ
ラッチ５１には“Ｈ”が保持されている。またＲＡＭ１
から読み出されたデータが“Ｈ”であれば、フェイルデ
ータとなる。
【００５３】さて、シフトクロックＳＣＫ１Ａの立ち上
がりによってアドレス用スキャンレジスタ２のパラレル
出力端子ＰＯ１から更新されたアドレスが新たにＲＡＭ
１に与えられる。従来の技術で説明したように、この後
遅延して、データ入出力用スキャンレジスタ３０のパラ
レル入力端子ＰＩ２にＲＡＭ１から読み出されたデータ
が与えられる。
がりによってアドレス用スキャンレジスタ２のパラレル
出力端子ＰＯ１から更新されたアドレスが新たにＲＡＭ
１に与えられる。従来の技術で説明したように、この後
遅延して、データ入出力用スキャンレジスタ３０のパラ
レル入力端子ＰＩ２にＲＡＭ１から読み出されたデータ
が与えられる。
【００５４】ここでテストクロックＴＣＫはシフトクロ
ックＳＣＫ１Ａと兼用されるので、アドレスの更新の開
始とともにラッチ回路９は保持状態となる。テストクロ
ックＴＣＫが“Ｌ”の時にはパラレル入力端子ＰＩ２の
データはラッチ回路９に取り込まれると共にノードＣに
伝わる。従ってラッチ回路９が保持しているのはテスト
クロックＴＣＫが“Ｌ”から“Ｈ”に変化した時点のパ
ラレル入力端子ＰＩ２のデータ（ＲＡＭ１の読み出しデ
ータ）である。
ックＳＣＫ１Ａと兼用されるので、アドレスの更新の開
始とともにラッチ回路９は保持状態となる。テストクロ
ックＴＣＫが“Ｌ”の時にはパラレル入力端子ＰＩ２の
データはラッチ回路９に取り込まれると共にノードＣに
伝わる。従ってラッチ回路９が保持しているのはテスト
クロックＴＣＫが“Ｌ”から“Ｈ”に変化した時点のパ
ラレル入力端子ＰＩ２のデータ（ＲＡＭ１の読み出しデ
ータ）である。
【００５５】したがって、テストクロックＴＣＫが
“Ｌ”から“Ｈ”に変化する時のパラレル入力端子ＰＩ
２のデータに対して、読み出し期待値との比較が行なわ
れることになる。つまり、この後遅延してパラレル入力
端子ＰＩ２のデータが変化しても不確定なデータは保持
されず、シフトクロックＳＣＫ１Ａのパルス幅が広くて
も、テストクロックＴＣＫにこれを兼用して正常なテス
トが行なえる。
“Ｌ”から“Ｈ”に変化する時のパラレル入力端子ＰＩ
２のデータに対して、読み出し期待値との比較が行なわ
れることになる。つまり、この後遅延してパラレル入力
端子ＰＩ２のデータが変化しても不確定なデータは保持
されず、シフトクロックＳＣＫ１Ａのパルス幅が広くて
も、テストクロックＴＣＫにこれを兼用して正常なテス
トが行なえる。
【００５６】ラッチ回路９の出力はテストクロックＴＣ
Ｋが“Ｈ”の期間において保持される。その一方、この
期間はゲート８１が開いており（比較動作中）、ＸＯＲ
ゲート７の出力は反転してゲート８２に与えられる。更
にＲＡＭ１の出力をテストする場合に制御信号ＴＭは
“Ｈ”を設定しておくことにより、ゲート８２はインバ
ータとして動作する。
Ｋが“Ｈ”の期間において保持される。その一方、この
期間はゲート８１が開いており（比較動作中）、ＸＯＲ
ゲート７の出力は反転してゲート８２に与えられる。更
にＲＡＭ１の出力をテストする場合に制御信号ＴＭは
“Ｈ”を設定しておくことにより、ゲート８２はインバ
ータとして動作する。
【００５７】よってテストクロックＴＣＫが“Ｈ”の期
間においてＸＯＲゲート７の出力はスレーブラッチ５２
の第１のイネーブル端ＥＮ１に与えられる。換言すれ
ば、フェイルデータ（読み出し期待値の反転データ）が
読み出された場合はＴＣＫと同相のパルスを有するイネ
ーブル信号ＳＣＫ２が発生する。
間においてＸＯＲゲート７の出力はスレーブラッチ５２
の第１のイネーブル端ＥＮ１に与えられる。換言すれ
ば、フェイルデータ（読み出し期待値の反転データ）が
読み出された場合はＴＣＫと同相のパルスを有するイネ
ーブル信号ＳＣＫ２が発生する。
【００５８】このようにしてイネーブル信号ＳＣＫ２が
発生するため、パラレル入力端子ＰＩ２に与えられたＲ
ＡＭ１の読み出しデータは、それがフェイルデータであ
った場合にスレーブラッチ５２に取り込まれ、ノードＢ
に現れる。
発生するため、パラレル入力端子ＰＩ２に与えられたＲ
ＡＭ１の読み出しデータは、それがフェイルデータであ
った場合にスレーブラッチ５２に取り込まれ、ノードＢ
に現れる。
【００５９】一方、スレーブラッチ５２には予めシフト
動作によって期待値データ（“Ｌ”であって、マスタラ
ッチ５１に保持されたデータと逆のデータ）が保持され
ている。よってフェイルデータはパラレル出力端子ＰＯ
２においてデータが“Ｌ”から“Ｈ”へと反転すること
として検出される。
動作によって期待値データ（“Ｌ”であって、マスタラ
ッチ５１に保持されたデータと逆のデータ）が保持され
ている。よってフェイルデータはパラレル出力端子ＰＯ
２においてデータが“Ｌ”から“Ｈ”へと反転すること
として検出される。
【００６０】複数のアドレスに対して上記のテストが完
了した後、再び図４に示されたタイミングでシフト動作
が行われ、テスト結果を読み出す。
了した後、再び図４に示されたタイミングでシフト動作
が行われ、テスト結果を読み出す。
【００６１】複数更新されるアドレス毎にテストクロッ
クＴＣＫにパルスが発生するが、記述のように多くの場
合にはＲＡＭ１に記憶されているデータは全て“Ｌ”で
あることが期待されているので、フェイルデータがあっ
た場合にはその個数に係わらず検出される。
クＴＣＫにパルスが発生するが、記述のように多くの場
合にはＲＡＭ１に記憶されているデータは全て“Ｌ”で
あることが期待されているので、フェイルデータがあっ
た場合にはその個数に係わらず検出される。
【００６２】なお、ノードＡにパラレル入力端子ＰＯ１
が接続されており、テストが済んだアドレスにおいてデ
ータ“Ｈ”が順次書き込まれてゆく。これにより、ＲＡ
Ｍ１の期待値が“Ｌ”であるテストに引き続いて、ＲＡ
Ｍ１の期待値が“Ｈ”であるテストを行うことが容易に
なる。
が接続されており、テストが済んだアドレスにおいてデ
ータ“Ｈ”が順次書き込まれてゆく。これにより、ＲＡ
Ｍ１の期待値が“Ｌ”であるテストに引き続いて、ＲＡ
Ｍ１の期待値が“Ｈ”であるテストを行うことが容易に
なる。
【００６３】（２）第２の実施例．図６は本発明の第２
の実施例によるデータ入出力用スキャンレジスタ４０の
回路図である。図１１で示された従来のデータ入出力用
スキャンレジスタ４２にラッチ回路９を付加した構成と
なっている。具体的な動作は第１の実施例と同様であ
り、第１の実施例と同様の効果を得ることができる。
の実施例によるデータ入出力用スキャンレジスタ４０の
回路図である。図１１で示された従来のデータ入出力用
スキャンレジスタ４２にラッチ回路９を付加した構成と
なっている。具体的な動作は第１の実施例と同様であ
り、第１の実施例と同様の効果を得ることができる。
【００６４】但し、データ入出力用スキャンレジスタ４
０を用いる場合は、テスト結果がマスタラッチ５３に保
持されているので、シフト動作によるテスト結果の読み
出しに注意が必要である。テスト結果を非破壊で読み出
すためには先ずイネーブル信号ＳＣＫ２にクロックを加
えてスレーブラッチ５４にテスト結果を転送した上で、
図４に示すようなタイミングでシフト動作を行なう必要
がある。
０を用いる場合は、テスト結果がマスタラッチ５３に保
持されているので、シフト動作によるテスト結果の読み
出しに注意が必要である。テスト結果を非破壊で読み出
すためには先ずイネーブル信号ＳＣＫ２にクロックを加
えてスレーブラッチ５４にテスト結果を転送した上で、
図４に示すようなタイミングでシフト動作を行なう必要
がある。
【００６５】（３）第３の実施例．第１及び第２の実施
例ではパラレル出力端子ＰＯ２を別途必要とするデータ
入出力用スキャンレジスタ３０，４０についてこの発明
を適用した場合を説明した。かかる構成においては、通
常動作時にはテストクロックＴＣＫを“Ｌ”に設定し、
ラッチ回路９をイネーブル状態にして使用する。しか
し、場合によってはパラレル入力端子ＰＩ２にパラレル
出力端子ＰＯ２が直結した構成をとるデータ入出力用ス
キャンレジスタが用いられる場合がある。この場合にも
本発明は適用できる。
例ではパラレル出力端子ＰＯ２を別途必要とするデータ
入出力用スキャンレジスタ３０，４０についてこの発明
を適用した場合を説明した。かかる構成においては、通
常動作時にはテストクロックＴＣＫを“Ｌ”に設定し、
ラッチ回路９をイネーブル状態にして使用する。しか
し、場合によってはパラレル入力端子ＰＩ２にパラレル
出力端子ＰＯ２が直結した構成をとるデータ入出力用ス
キャンレジスタが用いられる場合がある。この場合にも
本発明は適用できる。
【００６６】図７は、スレーブラッチ５２にテスト結果
が保持される第１実施例に対応するデータ入出力用スキ
ャンレジスタ３１の回路図である。パラレル出力端子Ｐ
Ｏ２はノードＢには接続されず、パラレル入力端子ＰＩ
２に接続されている。このような構成においては、通常
動作時でもテストクロックＴＣＫを“Ｈ”に設定して差
し支えない。
が保持される第１実施例に対応するデータ入出力用スキ
ャンレジスタ３１の回路図である。パラレル出力端子Ｐ
Ｏ２はノードＢには接続されず、パラレル入力端子ＰＩ
２に接続されている。このような構成においては、通常
動作時でもテストクロックＴＣＫを“Ｈ”に設定して差
し支えない。
【００６７】図８は、マスタラッチ５３にテスト結果が
保持される第２実施例に対応するデータ入出力用スキャ
ンレジスタ４１の回路図である。パラレル出力端子ＰＯ
２はノードＡには接続されず、パラレル入力端子ＰＩ２
に接続されている。このような構成においては、データ
入出力用スキャンレジスタ３１と同様に、通常動作時で
もテストクロックＴＣＫを“Ｈ”に設定して差し支えな
い。
保持される第２実施例に対応するデータ入出力用スキャ
ンレジスタ４１の回路図である。パラレル出力端子ＰＯ
２はノードＡには接続されず、パラレル入力端子ＰＩ２
に接続されている。このような構成においては、データ
入出力用スキャンレジスタ３１と同様に、通常動作時で
もテストクロックＴＣＫを“Ｈ”に設定して差し支えな
い。
【００６８】
【発明の効果】以上に説明したように、この発明によれ
ば第２の入力端子に与えられたデータが、所定の期間の
開始からある遅延時間だけ遅延して不確定なものとなっ
ても、所定の期間においては所定の期間の開始時のデー
タが保持されている。よって所定の期間の終了前におい
て第２の入力端子に与えられたデータが不確定なものと
なっても、所定の期間において比較結果が不確定なもの
となることが回避できる。
ば第２の入力端子に与えられたデータが、所定の期間の
開始からある遅延時間だけ遅延して不確定なものとなっ
ても、所定の期間においては所定の期間の開始時のデー
タが保持されている。よって所定の期間の終了前におい
て第２の入力端子に与えられたデータが不確定なものと
なっても、所定の期間において比較結果が不確定なもの
となることが回避できる。
【００６９】従って、第１のラッチ回路についてのシフ
ト動作を制御するシフトクロックのパルス幅が遅延時間
よりも長くても、これと同位相のクロックを制御信号と
して用いる事ができ、クロックの供給が簡単になる。
ト動作を制御するシフトクロックのパルス幅が遅延時間
よりも長くても、これと同位相のクロックを制御信号と
して用いる事ができ、クロックの供給が簡単になる。
【図１】この発明の第１の実施例を示す回路図である。
【図２】この発明の第１の実施例を説明する、スキャン
パス方式のブロック図である。
パス方式のブロック図である。
【図３】この発明の第１の実施例を説明する、アドレス
用スキャンレジスタの回路図である。
用スキャンレジスタの回路図である。
【図４】この発明の第１の実施例を説明する、シフト動
作時のタイミング図である。
作時のタイミング図である。
【図５】この発明の第１の実施例を説明する、テスト動
作時のタイミング図である。
作時のタイミング図である。
【図６】この発明の第２の実施例を示す回路図である。
【図７】この発明の第３の実施例を示す回路図である。
【図８】この発明の第３の実施例を示す回路図である。
【図９】従来の技術を示す回路図である。
【図１０】従来の技術を示すテスト動作時のタイミング
図である。
図である。
【図１１】従来の技術を示す回路図である。
１ ＲＡＭ ７ ＸＯＲ回路 ９ ラッチ回路 ３０，３１，４０，４１ データ入出力用スキャンレジ
スタ ５１，５３ マスタラッチ ５２，５４ スレーブラッチ ６１，６２ インバータ回路
スタ ５１，５３ マスタラッチ ５２，５４ スレーブラッチ ６１，６２ インバータ回路
【手続補正書】
【提出日】平成５年１月１１日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
Claims (4)
- 【請求項１】 複数のスキャンレジスタを直列に接続し
て構成されるスキャンパスを備える半導体集積回路装置
であって、 前記スキャンレジスタは、 所定の期間において活性化する制御信号を受ける制御端
子と、 前記スキャンパス上に設けられた第１の入力端子と、 前記スキャンパス外に設けられた第２の入力端子と、 前記第１の入力端子に対応し、前記スキャンパス上に設
けられた第１の出力端子と、 前記第２の入力端子に対応し、前記スキャンパス外に設
けられた第２の出力端子と、 前記第２の入力端子に接続された入力端と、出力端とを
有し、前記制御信号に基づき前記所定の期間において前
記所定の期間の開始時における前記入力端のデータをラ
ッチして前記出力端から出力し、前記所定の期間以外に
おいては前記入力端のデータをそのまま前記出力端から
出力する第１のラッチ回路と、 前記第１のラッチ回路の出力端に接続された第１の入力
端と、前記第１の入力端子に作動的に連結された第２の
入力端と、前記第１及び第２の出力端子に接続された出
力端と、を有する第２のラッチ回路と、 前記第１のラッチ回路の前記出力端のデータと、前記第
２のラッチ回路の前記第２の入力端に与えられるデータ
と、を比較する比較手段と、を含み、 前記第２のラッチ回路は、前記比較手段の比較結果に基
づいて、自身の前記第１の入力端における前記所定の期
間の開始時のデータをラッチして自身の前記出力端に出
力する半導体集積回路装置。 - 【請求項２】 前記スキャンレジスタは、 いずれも前記スキャンパス外に設けられた第３の入力端
子及び第３の出力端子と、 前記第３及び第１の入力端子にそれぞれ接続された第１
及び第２の入力端と、前記第３の出力端子に接続された
出力端と、を有する第３のラッチ回路と、 前記第３のラッチ回路の前記出力端に接続された入力端
と、前記第２のラッチ回路の前記第２の入力端に接続さ
れた出力端と、を有する第１のインバータと、 前記第２のラッチ回路の出力端に接続された入力端と、
出力端と、を有する第２のインバータと、を更に含み、 前記第２の出力端子は、前記第２のインバータを介して
前記第１の出力端に接続された、請求項１記載の半導体
集積回路装置。 - 【請求項３】 複数のスキャンレジスタを直列に接続し
て構成されるスキャンパスを備える半導体集積回路装置
であって、 前記スキャンレジスタは、 所定の期間において活性化する制御信号を受ける制御端
子と、 前記スキャンパス上に設けられた第１の入力端子と、 前記スキャンパス外に設けられた第２の入力端子と、 前記第１の入力端子に対応し、前記スキャンパス上に設
けられた第１の出力端子と、 前記第２の入力端子に対応し、前記スキャンパス外に設
けられた第２の出力端子と、 前記第２の入力端子に接続された入力端と、出力端とを
有し、前記制御信号に基づき前記所定の期間において前
記所定の期間の開始時における前記入力端のデータをラ
ッチして前記出力端から出力し、前記所定の期間以外に
おいては前記入力端のデータをそのまま前記出力端から
出力する第１のラッチ回路と、 前記第１のラッチ回路の出力端に接続された第１の入力
端と、前記第１の入力端子に接続された第２の入力端
と、前記第１及び第２の出力端子に作動的に連結された
出力端と、を有する第２のラッチ回路と、 前記第１のラッチ回路の前記出力端のデータと、前記第
１の出力端子に与えられるデータと、を比較する比較手
段と、を含み、 前記第２のラッチ回路は、前記比較手段の比較結果に基
づいて、自身の前記第１の入力端における前記所定の期
間の開始時のデータをラッチして自身の前記出力端に出
力する半導体集積回路装置。 - 【請求項４】 前記スキャンレジスタは、 いずれも前記スキャンパス外に設けられた第３の入力端
子及び第３の出力端子と、 出力端と、前記第２のラッチ回路の前記出力端に接続さ
れた入力端と、を有する第１のインバータと、 前記第３の入力端子に接続された第１の入力端と、前記
第１のインバータの前記出力端に接続された第２の入力
端と、出力端と、を有する第３のラッチ回路と、 前記第３のラッチ回路の前記出力端に接続された入力端
と、前記第１の出力端子に接続された出力端と、を有す
る第２のインバータと、を更に含み、 前記第２の出力端子は、前記第１のインバータの入力端
に接続された、請求項３記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246325A JPH0694801A (ja) | 1992-09-16 | 1992-09-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246325A JPH0694801A (ja) | 1992-09-16 | 1992-09-16 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0694801A true JPH0694801A (ja) | 1994-04-08 |
Family
ID=17146884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4246325A Pending JPH0694801A (ja) | 1992-09-16 | 1992-09-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0694801A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4444044C2 (de) * | 1994-12-10 | 2001-11-08 | Josef Hasberg | Felgenrad für Fahrräder u. dgl. |
-
1992
- 1992-09-16 JP JP4246325A patent/JPH0694801A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4444044C2 (de) * | 1994-12-10 | 2001-11-08 | Josef Hasberg | Felgenrad für Fahrräder u. dgl. |
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