JPH069509Y2 - 半導体素子収納用パッケージ - Google Patents

半導体素子収納用パッケージ

Info

Publication number
JPH069509Y2
JPH069509Y2 JP1988139062U JP13906288U JPH069509Y2 JP H069509 Y2 JPH069509 Y2 JP H069509Y2 JP 1988139062 U JP1988139062 U JP 1988139062U JP 13906288 U JP13906288 U JP 13906288U JP H069509 Y2 JPH069509 Y2 JP H069509Y2
Authority
JP
Japan
Prior art keywords
external lead
lead terminal
semiconductor element
glass
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP1988139062U
Other languages
English (en)
Other versions
JPH0260242U (ja
Inventor
公明 井口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP1988139062U priority Critical patent/JPH069509Y2/ja
Publication of JPH0260242U publication Critical patent/JPH0260242U/ja
Application granted granted Critical
Publication of JPH069509Y2 publication Critical patent/JPH069509Y2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • H10W72/541Dispositions of bond wires
    • H10W72/5449Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Wire Bonding (AREA)

Description

【考案の詳細な説明】 (産業上の利用分野) 本考案は半導体素子を収容するための半導体素子収納用
パッケージの改良に関するものである。
(従来の技術) 従来、半導体素子、特に半導体集積回路素子を収容する
ための半導体素子収納用パッケージは、上面中央部に半
導体素子が載置取着される載置部を有する矩形形状の絶
縁基体と、該絶縁基体の半導体素子載置部を囲繞するよ
うに中央部に開孔を有する絶縁枠体と、内部に収容する
半導体素子を外部の電気回路に電気的に接続するための
多数の外部リード端子とから構成されており、絶縁基体
の上面に外部リード端子及び絶縁枠体を順次載置させ、
夫々を低融点のガラスで接着固定することによって製作
されている。
かかる従来の半導体素子収納用パッケージは絶縁枠体の
開孔内に位置する絶縁基体の半導体素子載置部に半導体
素子を載置取着した後、該半導体素子の各電極をボンデ
ィングワイヤを介し外部リード端子に接続させるととも
に絶縁枠体の上部に該絶縁枠体の開孔を塞ぐよう蓋部材
を低融点のガラスを介し取着し、内部に半導体素子を気
密に封止することによって最終製品としての半導体装置
となる。
尚、上記工程において、一般的に外部リード端子と半導
体素子の各電極とのワイヤボンド接続は、その量産性及
び作業性の点からオートワイヤボンド装置によって行わ
れており、このオートワイヤボンド装置を用いて半導体
素子の各電極と外部リード端子とをワイヤボンド接続す
る場合、該装置に外部リード端子のワイヤがボンディン
グされる位置を確認させる必要があり、ワイヤボンディ
ングの位置を認識させるために通常、外部リード端子の
ワイヤがボンディングされる先端部には、穴を設けた
り、形状を異形として位置認識用の標識が形成されてい
る。
(考案が解決しようとする課題) しかし乍ら、この従来の半導体素子収納用パッケージ
は、外部リード端子の先端部にワイヤがボンディングさ
れる位置を認識させるための標識が形成されているもの
の外部リード端子は絶縁基体上面にガラスにより取着固
定されており、該ガラスと外部リード端子はいずれもそ
の表面が鏡面であり、同様の光沢を有することからオー
トワイヤボンド装置で外部リード端子の標識を光学的に
認識する場合、外部リード端子とガラスとのコントラス
トが不明瞭となり、その結果、外部リード端子のワイヤ
をボンディングする位置が確認できずミスボンディング
を生じてしまうという欠点を有していた。
(考案の目的) 本考案は上記欠点に鑑み案出されたもので、その目的は
オートワイヤボンド装置が外部リード端子のワイヤがボ
ンディングされる位置を容易かつ確実に認識するのを可
能とすることによって、ミスボンディングを有効に防止
し、半導体素子の各電極を所定の外部リード端子に正
確、且つ確実に接続することができる半導体素子収納用
パッケージを提供することにある。
(課題を解決するための手段) 本考案は絶縁基体と絶縁枠体もしくは絶縁蓋体とを、そ
の間に多数の外部リード端子を挟んでガラス付けして成
る半導体素子収納用パッケージにおいて、前記少なくと
も1つの外部リード端子に他の外部リード端子の形状と
異なる異形部を形成し、かつ該異形部の周囲にあるガラ
スを除去したことを特徴とするものである。
(実施例) 次に本考案を第1図及び第3図に示す実施例に基づき詳
細に説明する。
第1図乃至第3図は本考案の半導体素子収納用パッケー
ジの一実施例を示し、1はアルミナセラミックス等の電
気絶縁材料より成る絶縁基体、2は同じく電気絶縁材料
より成る絶縁枠体である。
前記絶縁基体1はその上面中央部に半導体素子を載置取
着するための載置部を有しており、該載置部には半導体
素子3がガラス、樹脂等の接着材を介し取着固定され
る。
前記絶縁基体1は、従来周知のプレス成形法を採用する
ことによって形成され、例えば絶縁基体1がアルミナセ
ラミックスより成る場合には、図に示すような矩形形状
の絶縁基体に対応した形状を有するプレス型内にアルミ
ナセラミックスの粉末を充填させるとともに一定圧力を
印加して成形し、しかる後、これを約1500℃の温度で焼
成することによって製作される。
また前記絶縁基体1の上面には外部リード端子4を間に
挟んで絶縁枠体2がガラス5を介し接着されている。
前記絶縁枠体2はその中央部に開孔Aが形成されてお
り、絶縁基体1の半導体素子が載置取着される載置部を
囲繞するような枠状の形状となっている。この絶縁枠体
2はその中央部の開孔Aと絶縁基体1上面とで半導体素
子3を内部に収容するための空所を形成する。
前記絶縁枠体2はアルミナセラミックス等の電気絶縁材
料より成り、前述の絶縁基体1と同様の方法によって製
作され、絶縁基体1の上面に、例えば低融点のガラス5
によって接着固定される。
また前記絶縁基体1と絶縁枠体2との間に配される外部
リード端子4はコバール(Fe−Ni−Co合金)や42Alloy
(Fe−Ni合金)等の金属から成り、該外部リード端子4
は半導体素子3の各電極がボンディングワイヤ6を介し
電気的に接続され、外部リード端子4を外部回路と接続
することにより半導体素子3が外部回路と接続されるこ
ととなる。
前記外部リード端子4は絶縁基体1と絶縁枠体2とをガ
ラス5を介し接着する際、同時に両者の間に取着固定さ
れる。
尚、前記絶縁枠体1と絶縁枠体2との接着は、絶縁基体
1上面及び絶縁枠体2下面の夫々に予めガラス5の粉末
を塗布しておき、絶縁基体1の上面に外部リード端子4
及び絶縁枠体2を順次載置させた後、加熱し、絶縁基体
1と絶縁枠体2に予め塗布させておいたガラス粉末を溶
融させ、一体化させることによって行われる。
かくして、この半導体素子収納用パッケージによれば、
絶縁基体1の半導体素子載置部に半導体素子3を接着材
を介し取着するとともに該半導体素子3の各電極をボン
ディングワイヤ6を介し外部リード端子4に電気的に接
続した後、絶縁枠体2の上面に蓋部材7をガラス、樹脂
等で接着させ、内部に半導体素子3を気密に封止するこ
とによって最終製品としての半導体装置となる。
本考案においては多数の外部リード端子のうち少なくと
も1つの外部リード端子に他の外部リード端子の形状と
異なる異形部を形成し、かつ該異形部の周囲にあるガラ
スを除去しておくことが重要である。このため第1図及
び第3図に示す如く、多数の外部リード端子4のうち1
つの外部リード端子4aにその先端の一部を切除し傾斜状
とすることによって他の外部リード端子4と形状が異な
る異形部8が形成されており、かつ該異形部8の周囲に
位置するガラス5は従来周知のエッチング処理等により
除去されている。このように外部リード端子4aに異形部
8を設けるとともに該異形部8の周囲にあるガラス5を
除去しておくと外部リード端子4aはその形状が他の外部
リード端子4と異なることから他の外部リード端子4と
区別され、また同時に外部リード端子4aと該外部リード
端子4aを取着固定するガラス5とは外部リード端子4aの
周囲にあるガラス5を除去したことから外部リード端子
4a及びガラス5とは光沢が異なる絶縁基体1が外部リー
ド端子4aの周囲に露出することとなって外部リード端子
4aとガラス5とを光学的に区別することもできる。従っ
て、オートワイヤボンド装置により外部リード端子4と
半導体素子3の各電極とワイヤボンド接続する場合、該
装置に外部リード端子4aに設けた異形部8を光学的に認
識させる際、外部リード端子4aに設けた異形部8は他の
外部リード端子4と形状が異なり、かつ外部リード端子
4aを取着固定するガラス5と光学的に区別することがで
きることから位置の認識が極めて容易に、かつ正確に行
うことができ、これによって外部リード端子4と半導体
素子3の各電極とを正確かつ確実にワイヤボンド接続す
ることが可能となる。
尚、前記外部リード端子4に設ける異形部8はコバール
(Fe−Ni−Co合金)等の金属から成る平板を従来周知の
金属打抜き加工法により打抜き、所定形状の多数の外部
リード端子4を一度に形成する際に、少なくとも1つの
外部リード端子4の形状が他の外部リード端子4の形状
と異なるように打ち抜き金型を加工しておくことによっ
て形成される。
また前記外部リード端子4に設ける異形部8は上述の実
施例に記載の傾斜状のものに限らず、円弧状など他の外
部リード端子4の形状と異なるものであればいかなる形
状であってもよく、また異形部8は外部リード端子4の
一部を切除して形成するものに限らず、例えば外部リー
ド端子の長さを長くしたり、幅を広くしたり、或いは一
部に突起物を付加したりして形成してもよい。
更に前記外部リード端子4に設ける異形部8は、外部リ
ード端子4の幅を広くしたり、突起物を付加することに
よって形成する場合、外部リード端子4の幅を広くした
り、突起物を設けると隣接する外部リード端子の間隔が
狭いものとなり、外部リード端子4が短絡する危険性を
有することから外部リード端子4の幅を広くしたり、突
起物を付加して異形部8を形成する際には隣接する外部
リード端子間の間隔を通常の1/2以下とならないように
することが望ましい。
また、外部リード端子4の一部を切除し異形部8を形成
する場合には、外部リード端子4の一部を切除すると外
部リード端子のワイヤをボンディングする面積が小とな
り、ワイヤを強固にボンディングすることができなくな
る危険性を有することから外部リード端子の一部を切除
し異形部8を形成する際には外部リード端子先端から0.
1〜1.0mmの部分において幅が0.2mm以上となるようにし
て形成することが望ましい。
更にまた前記外部リード端子4に設けた異形部8の周囲
に位置するガラスの除去は、従来周知のエッチング処理
等による除去に限らず、絶縁基体1と絶縁枠体2とを両
者の相対向する主面に塗布させておいたガラスを加熱溶
融し接着する際、絶縁基体1の上面に塗布されているガ
ラスを外部リード端子4の異形部8が当接する周囲につ
いてのみ予め除去させておくことによっても行われる。
更にまた、前記外部リード端子に設けた位置認識用の異
形部8は複数の外部リード端子に設けてもよい。この場
合、異形部8は内部に載置収容される半導体素子3の対
角線上に位置する複数の外部リード端子4に設けておく
とオートワイヤボンド装置による外部リード端子4と半
導体素子3の各電極との位置認識がより正確とり、外部
リード端子4と半導体素子3の各電極とをより正確にワ
イヤボンド接続することが可能となる。よって異形部8
を複数の外部リード端子4に設ける場合は内部に載置収
容する半導体素子3の対角線上に位置する複数の外部リ
ード端子4に設けることが望ましい。
(考案の効果) 本考案の半導体素子収納用パッケージによれば、少なく
とも1つの外部リード端子に他の外部リード端子の形状
と異なる異形部を形成し、かつ該異形部の周囲にあるガ
ラスを除去したことから、特定の外部リード端子を他の
外部リード端子及び該外部リード端子を取着固定するガ
ラスと形状的にも光学的にも完全に分離区別することが
でき、その結果、オートワイヤボンド装置により外部リ
ード端子と半導体素子の各電極とをワイヤボンド接続す
る場合、オートワイヤボンド装置における外部リード端
子に設けた位置認識用異形部の光学的認識が確実、かつ
容易となり、外部リード端子のワイヤがボンディングさ
れる位置を正確に認識して、外部リード端子と半導体素
子の各電極とを正確、かつ確実にワイヤボンド接続する
ことが可能となる。
【図面の簡単な説明】
第1図は本考案の半導体素子収納用パッケージの一実施
例を示す平面図、第2図は第1図に示すパッケージの断
面図、第3図は第1図に示すパッケージに設けた位置認
識用の穴の状態を説明するための部分拡大断面図であ
る。 1:絶縁基体、2:絶縁枠体 4:外部リード端子、5:ガラス 8:異形部

Claims (1)

    【実用新案登録請求の範囲】
  1. 【請求項1】絶縁基体と絶縁枠体もしくは絶縁蓋体と
    を、その間に多数の外部リード端子を挟んでガラス付け
    して成る半導体素子収納用パッケージにおいて、前記少
    なくとも1つの外部リード端子に他の外部リード端子の
    形状と異なる異形部を形成し、かつ該異形部の周囲にあ
    るガラスを除去したことを特徴とする半導体素子収納用
    パッケージ。
JP1988139062U 1988-10-25 1988-10-25 半導体素子収納用パッケージ Expired - Lifetime JPH069509Y2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1988139062U JPH069509Y2 (ja) 1988-10-25 1988-10-25 半導体素子収納用パッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1988139062U JPH069509Y2 (ja) 1988-10-25 1988-10-25 半導体素子収納用パッケージ

Publications (2)

Publication Number Publication Date
JPH0260242U JPH0260242U (ja) 1990-05-02
JPH069509Y2 true JPH069509Y2 (ja) 1994-03-09

Family

ID=31401972

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1988139062U Expired - Lifetime JPH069509Y2 (ja) 1988-10-25 1988-10-25 半導体素子収納用パッケージ

Country Status (1)

Country Link
JP (1) JPH069509Y2 (ja)

Also Published As

Publication number Publication date
JPH0260242U (ja) 1990-05-02

Similar Documents

Publication Publication Date Title
US4355463A (en) Process for hermetically encapsulating semiconductor devices
US4012766A (en) Semiconductor package and method of manufacture thereof
US6815808B2 (en) Hollow airtight semiconductor device package
JPH08255862A (ja) リードフレーム、樹脂封止型半導体装置、その製造方法及び該製造方法で用いる半導体装置製造用金型
US4864470A (en) Mounting device for an electronic component
US4470507A (en) Assembly tape for hermetic tape packaging semiconductor devices
JPH11135682A (ja) 樹脂封止型半導体装置とその製造方法
JPH069509Y2 (ja) 半導体素子収納用パッケージ
JPH0723961Y2 (ja) 半導体素子収納用パッケージ
US6838765B2 (en) Semiconductor device and manufacturing method thereof
JP3127584B2 (ja) 樹脂製中空パッケージを用いた半導体装置
US7075188B2 (en) Circuit device and method for manufacturing the same
JP2508067Y2 (ja) 半導体素子収納用パッケ―ジ
JP4475788B2 (ja) 半導体装置の製造方法
JP3340455B2 (ja) Oリングパッケージ
JP2001177007A (ja) 半導体装置及びその製造方法
JP2875591B2 (ja) 半導体装置及びその製造方法
JPH0650991Y2 (ja) 半導体素子収納用パッケージ
JP2920066B2 (ja) 半導体装置及びその製造方法
JP2800806B2 (ja) 半導体装置及びその製造方法
JP2503029B2 (ja) 薄型構造の半導体装置の製造方法
JPH0625965Y2 (ja) ガラス封止形半導体素子収納用パッケージ
JPS6043660B2 (ja) 半導体装置
JPH02224362A (ja) 半導体装置の製造方法
JP3854206B2 (ja) 半導体装置