JPH0695133B2 - Ｉｃテストシステム - Google Patents
ＩｃテストシステムInfo
- Publication number
- JPH0695133B2 JPH0695133B2 JP60085974A JP8597485A JPH0695133B2 JP H0695133 B2 JPH0695133 B2 JP H0695133B2 JP 60085974 A JP60085974 A JP 60085974A JP 8597485 A JP8597485 A JP 8597485A JP H0695133 B2 JPH0695133 B2 JP H0695133B2
- Authority
- JP
- Japan
- Prior art keywords
- digital
- main controller
- signal
- test
- command signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ICテストシステムに関するものであり、詳し
くは、テスト対象ICに対してデジタル信号系のテストを
行うデジタルテスト部とこのテスト部を制御するメイン
コントローラとを含むICテストシステムにおいて、デジ
タルテスト部からダミーサイクルを生じさせることなく
連続的に所定のデジタルパターンを切り換えて発生させ
ることができるようにしたものである。
くは、テスト対象ICに対してデジタル信号系のテストを
行うデジタルテスト部とこのテスト部を制御するメイン
コントローラとを含むICテストシステムにおいて、デジ
タルテスト部からダミーサイクルを生じさせることなく
連続的に所定のデジタルパターンを切り換えて発生させ
ることができるようにしたものである。
（従来の技術） 第５図は、アナログ信号系とデジタル信号系とが混合集
積化されたLSIのテストに用いられるシステムの一例を
示すブロック図である。第５図において、AMはテスト対
象ICであるLSI（以下、DUTという）に対してアナログ信
号を加えたりDUTから出力されるアナログ信号を測定す
るなどのアナログ信号系のテストを行うアナログテスト
部、FCはDUTに対して所定のデジタルパターンを加えて
デジタル信号系のテストを行うデジタルテスト部、MCは
これら各テスト部AM,FCを総括的に制御するメインコン
トローラである。
積化されたLSIのテストに用いられるシステムの一例を
示すブロック図である。第５図において、AMはテスト対
象ICであるLSI（以下、DUTという）に対してアナログ信
号を加えたりDUTから出力されるアナログ信号を測定す
るなどのアナログ信号系のテストを行うアナログテスト
部、FCはDUTに対して所定のデジタルパターンを加えて
デジタル信号系のテストを行うデジタルテスト部、MCは
これら各テスト部AM,FCを総括的に制御するメインコン
トローラである。
このような構成において、各テスト部AM,FCは比較的低
速（1MW/S程度）なバスでメインコントローラMCと接続
されている。そして、メインコントローラMCは、各テス
ト部AM,FCに対して、測定データやパターンデータな
どのデータ通信テスト信号の発生動作や測定動作の起
動停止制御などを行う。
速（1MW/S程度）なバスでメインコントローラMCと接続
されている。そして、メインコントローラMCは、各テス
ト部AM,FCに対して、測定データやパターンデータな
どのデータ通信テスト信号の発生動作や測定動作の起
動停止制御などを行う。
ところで、これらデジタルテスト部FCおよびメインコン
トローラMCに要求される速度に着目すると、デジタルテ
スト部FCは１命令当たり25ns〜100nsであるのに対して
メインコントローラMCは１命令当たり500ns〜3000nsで
あり、例えばデジタルテスト部FCのプロセッサとしては
１命令が100ns以下でマイクロコード50〜120ビット程度
のマイクロマシーンが用いられ、メインコントローラMC
としては68000や8086などの汎用のマイクロプロセッサ
が用いられている。
トローラMCに要求される速度に着目すると、デジタルテ
スト部FCは１命令当たり25ns〜100nsであるのに対して
メインコントローラMCは１命令当たり500ns〜3000nsで
あり、例えばデジタルテスト部FCのプロセッサとしては
１命令が100ns以下でマイクロコード50〜120ビット程度
のマイクロマシーンが用いられ、メインコントローラMC
としては68000や8086などの汎用のマイクロプロセッサ
が用いられている。
（発明が解決しようとする問題点） しかし、このような構成によれば、メインコントローラ
MCはデジタルテスト部FCの１命令毎の速度に追従でき
ず、細かい同期を取ることができない。そこで、一般に
は、メインコントローラMCはデジタルテスト部FCに対し
て起動や停止などの単純な命令を実行するのみであるこ
とが多い。また、デジタルテスト部FCに汎用スライスAL
U（アドバンスト マイクロ デバイス社製Am2901な
ど）を設け、比較的遅い速度でメインコントローラMCと
同期通信を行うように構成されたものもあるが、デジタ
ルパターンの切り換えにあたってはALU内部でデータの
伝送を行わなければならず、その区間はデジタルパター
ンの出力が停止することになり、ダミーサイクルが発生
することになる。このようなダミーサイクルは、例えば
アナログ信号系とデジタル信号系とが混合蓄積化された
LSIのテストにあたって、デジタルパターンの連続性が
要求される場合に不都合を生じることになる。
MCはデジタルテスト部FCの１命令毎の速度に追従でき
ず、細かい同期を取ることができない。そこで、一般に
は、メインコントローラMCはデジタルテスト部FCに対し
て起動や停止などの単純な命令を実行するのみであるこ
とが多い。また、デジタルテスト部FCに汎用スライスAL
U（アドバンスト マイクロ デバイス社製Am2901な
ど）を設け、比較的遅い速度でメインコントローラMCと
同期通信を行うように構成されたものもあるが、デジタ
ルパターンの切り換えにあたってはALU内部でデータの
伝送を行わなければならず、その区間はデジタルパター
ンの出力が停止することになり、ダミーサイクルが発生
することになる。このようなダミーサイクルは、例えば
アナログ信号系とデジタル信号系とが混合蓄積化された
LSIのテストにあたって、デジタルパターンの連続性が
要求される場合に不都合を生じることになる。
本発明は、このような点に着目したものであって、その
目的は、ダミーサイクルを生じさせることなくデジタル
パターンの切り換えが行えるICテストシステムを提供す
ることにある。
目的は、ダミーサイクルを生じさせることなくデジタル
パターンの切り換えが行えるICテストシステムを提供す
ることにある。
（問題点を解決するための手段） このような目的を達成する本発明は、テスト対象ICに対
してデジタル信号系のテストを行うデジタルテスト部と
このデジタルテスト部を制御するメインコントローラと
を含むICテストシステムにおいて、前記デジタルテスト
部に、前記メインコントローラからデジタルテスト部に
対して加えられるデジタルパターン切換指令信号の立ち
上がりを受信することによりインストラクションデコー
ダに加えられるフラグを立ち上げた後この指令信号に応
じてメインコントローラに対して返送する応答信号を立
ち上げるハンドシェークロジックを設け、 前記メインコントローラはデジタルパターンが切り換え
られた後にデジタルパターン切換指令信号を立ち下げ、
前記ハンドシェークロジックはデジタルパターン切換指
令信号の立ち下がり後に応答信号を立ち下げることを特
徴とする。
してデジタル信号系のテストを行うデジタルテスト部と
このデジタルテスト部を制御するメインコントローラと
を含むICテストシステムにおいて、前記デジタルテスト
部に、前記メインコントローラからデジタルテスト部に
対して加えられるデジタルパターン切換指令信号の立ち
上がりを受信することによりインストラクションデコー
ダに加えられるフラグを立ち上げた後この指令信号に応
じてメインコントローラに対して返送する応答信号を立
ち上げるハンドシェークロジックを設け、 前記メインコントローラはデジタルパターンが切り換え
られた後にデジタルパターン切換指令信号を立ち下げ、
前記ハンドシェークロジックはデジタルパターン切換指
令信号の立ち下がり後に応答信号を立ち下げることを特
徴とする。
（実施例） 以下、図面を用いて詳細に説明する。
第１図は、本発明の一実施例を示すブロック図である。
第１図において、メインコントローラMCからデジタルテ
スト部FCに対して起動／停止を制御する信号RUN/STOPの
他にパターン切換のための指令信号GOを加えられるとと
もに、デジタルテスト部FCからメインコントローラMCに
対して指令信号GOに応じた応答信号GACKが返送されてい
る。
第１図において、メインコントローラMCからデジタルテ
スト部FCに対して起動／停止を制御する信号RUN/STOPの
他にパターン切換のための指令信号GOを加えられるとと
もに、デジタルテスト部FCからメインコントローラMCに
対して指令信号GOに応じた応答信号GACKが返送されてい
る。
第２図は、本発明に係るデジタルテスト部FCの具体例を
示すブロック図である。第２図において、MUX1はインス
トラクションデコーダIDから加えられるデコーダ信号を
選択信号としてアドレスを選択的に出力するアドレスマ
ルチプレクサである。このアドレスマルチプレクサMUX1
には、ジャンプアドレスメモリJMに格納されているアド
レスがパイプラインレジスタPLRを介して加えられると
ともに、プログラムカウンタPCから出力されるアドレス
が加えられている。そして、このアドレスマルチプレク
サMUX1から出力されるアドレスは、インストラクション
メモリIM,ジャンプアドレスメモリJM,コンディションマ
ルチプレクサメモリCMおよびパターンメモリPMに加えら
れるとともに、アドレスに＋１を加える演算器を介して
プログラムカウンタに加えられている。これらインスト
ラクションメモリIM,ジャンプアドレスメモリJM,コンデ
ィションマルチプレクサメモリCMおよびパターンメモリ
PMの出力はそれぞれパイプラインレジスタPLR1〜PLR4に
加えられている。パイプラインレジスタPLR1の出力はイ
ンストラクションデコーダIDに加えられ、パイプライン
レジスタPLR2の出力はアドレスマルチプレクサMUX1に加
えられ、パイプラインレジスタPLR3の出力はコンディシ
ョンマルチプレクサMUX2に選択信号として加えられ、パ
イプラインレジスタPLR4の出力はデジタルパターンとし
てDUTに加えられる。コンディションマルチプレクサMUX
2には、ハンドシェークロジックHSLからハンドシェーク
動作の完了を表わす所定のフラッグが加えられるととも
に、図示しない他の部分からそれぞれのステータスを表
わすフラッグが加えられている。ハンドシェークロジッ
クHSLには、制御記号としてインストラクションメモリI
Mの出力が加えられている。そして、このハンドシェー
クロジックHSLにはメインコントローラMCからパターン
切換のための指令信号GOが加えられるとともに、ハンド
シェークロジックHSLからメインコントローラMCに対し
て指令信号GOに応じた応答信号GACKが返送されている。
示すブロック図である。第２図において、MUX1はインス
トラクションデコーダIDから加えられるデコーダ信号を
選択信号としてアドレスを選択的に出力するアドレスマ
ルチプレクサである。このアドレスマルチプレクサMUX1
には、ジャンプアドレスメモリJMに格納されているアド
レスがパイプラインレジスタPLRを介して加えられると
ともに、プログラムカウンタPCから出力されるアドレス
が加えられている。そして、このアドレスマルチプレク
サMUX1から出力されるアドレスは、インストラクション
メモリIM,ジャンプアドレスメモリJM,コンディションマ
ルチプレクサメモリCMおよびパターンメモリPMに加えら
れるとともに、アドレスに＋１を加える演算器を介して
プログラムカウンタに加えられている。これらインスト
ラクションメモリIM,ジャンプアドレスメモリJM,コンデ
ィションマルチプレクサメモリCMおよびパターンメモリ
PMの出力はそれぞれパイプラインレジスタPLR1〜PLR4に
加えられている。パイプラインレジスタPLR1の出力はイ
ンストラクションデコーダIDに加えられ、パイプライン
レジスタPLR2の出力はアドレスマルチプレクサMUX1に加
えられ、パイプラインレジスタPLR3の出力はコンディシ
ョンマルチプレクサMUX2に選択信号として加えられ、パ
イプラインレジスタPLR4の出力はデジタルパターンとし
てDUTに加えられる。コンディションマルチプレクサMUX
2には、ハンドシェークロジックHSLからハンドシェーク
動作の完了を表わす所定のフラッグが加えられるととも
に、図示しない他の部分からそれぞれのステータスを表
わすフラッグが加えられている。ハンドシェークロジッ
クHSLには、制御記号としてインストラクションメモリI
Mの出力が加えられている。そして、このハンドシェー
クロジックHSLにはメインコントローラMCからパターン
切換のための指令信号GOが加えられるとともに、ハンド
シェークロジックHSLからメインコントローラMCに対し
て指令信号GOに応じた応答信号GACKが返送されている。
このように構成されたシステムの動作について説明す
る。
る。
第３図は第２図のシステムを動作させるためのプログラ
ムの一例を示す説明図であり、第４図はタイミングチャ
ートである。なお、第４図において、(a)はクロックCLK
を示し、(b)はパターンメモリPMから出力されるテーブ
ルの状態を示し、(c)はメインコントローラMCからハン
ドシェークロジックHSLにパターン切換のために加えら
れる指令信号GOを示し、(d)はハンドシェークロジックH
SLからメインコントローラMCに対して指令信号GOに応じ
て加えられる応答信号GACKを示し、(e)はハンドシェー
クロジックHSLからインストラクションデコーダIDに加
えられるフラッグFLAGを示している。
ムの一例を示す説明図であり、第４図はタイミングチャ
ートである。なお、第４図において、(a)はクロックCLK
を示し、(b)はパターンメモリPMから出力されるテーブ
ルの状態を示し、(c)はメインコントローラMCからハン
ドシェークロジックHSLにパターン切換のために加えら
れる指令信号GOを示し、(d)はハンドシェークロジックH
SLからメインコントローラMCに対して指令信号GOに応じ
て加えられる応答信号GACKを示し、(e)はハンドシェー
クロジックHSLからインストラクションデコーダIDに加
えられるフラッグFLAGを示している。
例えば、テーブルＡに基づくデジタルパターンが出力さ
れている時刻ｔ１においてメインコントローラMCからハ
ンドシェークロジックHSLにパターン切換のための指令
信号GOが加えられたとすると、その直後のクロックCLK
の立ち上がり時刻ｔ２にフラッグが立ち上がる。そし
て、ハンドシェークロジックHSLはフラッグが立ち上が
った後の時刻ｔ３においてメインコントローラMCに対し
て指令信号GOに応じた応答信号GACKを出力する。一方、
アドレスマルチプレクサMUX1は、ハンドシェークロジッ
クHSLからフラッグが出力されることにより次のクロッ
クCLKの立ち上がり時刻ｔ４に所定のデジタルパターン
を発生するためのテーブル（本実施例ではテーブルＢ）
に対応したアドレスを出力する。これにより、パイプラ
インレジスタPLR4からはテーブルＢに応じたデジタルパ
ターンが出力されることになる。このようにしてテーブ
ルが切り換えられた後の時刻ｔ５においてメインコント
ローラMCは指令信号GOを解除し、その後の時刻ｔ６にお
いてハンドシェークロジックHSLは応答信号GACKを解除
する。なお、これら時刻ｔ１から時刻ｔ６までの一連の
テーブル切換動作において、時刻ｔ１から時刻ｔ４まで
は高速に行われ、時刻ｔ４から時刻ｔ６までは低速に行
われる。
れている時刻ｔ１においてメインコントローラMCからハ
ンドシェークロジックHSLにパターン切換のための指令
信号GOが加えられたとすると、その直後のクロックCLK
の立ち上がり時刻ｔ２にフラッグが立ち上がる。そし
て、ハンドシェークロジックHSLはフラッグが立ち上が
った後の時刻ｔ３においてメインコントローラMCに対し
て指令信号GOに応じた応答信号GACKを出力する。一方、
アドレスマルチプレクサMUX1は、ハンドシェークロジッ
クHSLからフラッグが出力されることにより次のクロッ
クCLKの立ち上がり時刻ｔ４に所定のデジタルパターン
を発生するためのテーブル（本実施例ではテーブルＢ）
に対応したアドレスを出力する。これにより、パイプラ
インレジスタPLR4からはテーブルＢに応じたデジタルパ
ターンが出力されることになる。このようにしてテーブ
ルが切り換えられた後の時刻ｔ５においてメインコント
ローラMCは指令信号GOを解除し、その後の時刻ｔ６にお
いてハンドシェークロジックHSLは応答信号GACKを解除
する。なお、これら時刻ｔ１から時刻ｔ６までの一連の
テーブル切換動作において、時刻ｔ１から時刻ｔ４まで
は高速に行われ、時刻ｔ４から時刻ｔ６までは低速に行
われる。
これらの説明から明らかなように、第２図のように構成
することにより、テーブルの切り換えにあたってダミー
サイクルを生じることはなく、高速にテーブルを切り換
えることができ、例えばアナログ信号系とデジタル信号
系とが混合集積化されたLSIのテストにあたってデジタ
ルパターンの連続性が要求される場合にも不都合を生じ
ることはない。
することにより、テーブルの切り換えにあたってダミー
サイクルを生じることはなく、高速にテーブルを切り換
えることができ、例えばアナログ信号系とデジタル信号
系とが混合集積化されたLSIのテストにあたってデジタ
ルパターンの連続性が要求される場合にも不都合を生じ
ることはない。
また、メインコントローラMCとデジタルテスト部FCとの
間の同期についても完全に互いの信号を認識するまでは
次のステップに移行しないので同期が崩れることもな
い。
間の同期についても完全に互いの信号を認識するまでは
次のステップに移行しないので同期が崩れることもな
い。
また、プログラムについては、単純な命令（JMNG）を追
加するのみでよく、複雑になることはない。
加するのみでよく、複雑になることはない。
また、回路構成については、ICを２〜３個追加するだけ
でよく、比較的簡単で安価に構成できる。
でよく、比較的簡単で安価に構成できる。
なお、上記実施例では、アナログ信号系とデジタル信号
系とが混合集積化されたLSIのテストに用いられるシス
テムの例について説明したが、デジタル信号系のみのIC
のテストシステムにも応用できるものである。
系とが混合集積化されたLSIのテストに用いられるシス
テムの例について説明したが、デジタル信号系のみのIC
のテストシステムにも応用できるものである。
（発明の効果） 以上説明したように、本発明によれば、比較的簡単な構
成でダミーサイクルを生じさせることなくデジタルパタ
ーンの切り換えが行えるICテストシステムが実現でき、
実用上の効果は大きい。
成でダミーサイクルを生じさせることなくデジタルパタ
ーンの切り換えが行えるICテストシステムが実現でき、
実用上の効果は大きい。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明に係るデジタルテスト部FCの具体例を示すブロッ
ク図、第３図は第２図のシステムを動作させるためのプ
ログラムの一例を示す説明図、第４図はタイミングチャ
ート、第５図は本発明が適用されるICテストシステムの
一例を示すブロック図である。 AM……アナログテスト部、DUT……テスト対象IC、FC…
…デジタルテスト部、MC……メインコントローラ、HSL
……ハンドシェークロジック。
本発明に係るデジタルテスト部FCの具体例を示すブロッ
ク図、第３図は第２図のシステムを動作させるためのプ
ログラムの一例を示す説明図、第４図はタイミングチャ
ート、第５図は本発明が適用されるICテストシステムの
一例を示すブロック図である。 AM……アナログテスト部、DUT……テスト対象IC、FC…
…デジタルテスト部、MC……メインコントローラ、HSL
……ハンドシェークロジック。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 荒沢 永樹 東京都武蔵野市中町２丁目９番32号 横河 北辰電機株式会社内 (56)参考文献 特開 昭57−116269（ＪＰ，Ａ) 特開 昭54−123053（ＪＰ，Ａ) 特開 昭58−141055（ＪＰ，Ａ) 特開 昭59−69836（ＪＰ，Ａ) 特開 昭57−10858（ＪＰ，Ａ) 特開 昭57−168367（ＪＰ，Ａ) 特公 昭51−42905（ＪＰ，Ｂ１) 「マイクロコンピュータ基礎講座５ テ ストと信頼性」ＰＰ．109−111 オーム社 昭和57年４月20日発行
Claims (1)
- 【請求項１】テスト対象ICに対してデジタル信号系のテ
ストを行うデジタルテスト部とこのデジタルテスト部を
制御するメインコントローラとを含むICテストシステム
において、 前記デジタルテスト部に、前記メインコントローラから
デジタルテスト部に対して加えられるデジタルパターン
切換指令信号の立ち上がりを受信することによりインス
トラクションデコーダに加えられるフラグを立ち上げた
後この指令信号に応じてメインコントローラに対して返
送する応答信号を立ち上げるハンドシェークロジックを
設け、 前記メインコントローラはデジタルパターンが切り換え
られた後にデジタルパターン切換指令信号を立ち下げ、
前記ハンドシェークロジックはデジタルパターン切換指
令信号の立ち下がり後に応答信号を立ち下げることを特
徴とするデジタル形信号発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60085974A JPH0695133B2 (ja) | 1985-04-22 | 1985-04-22 | Ｉｃテストシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60085974A JPH0695133B2 (ja) | 1985-04-22 | 1985-04-22 | Ｉｃテストシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61243379A JPS61243379A (ja) | 1986-10-29 |
| JPH0695133B2 true JPH0695133B2 (ja) | 1994-11-24 |
Family
ID=13873684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60085974A Expired - Lifetime JPH0695133B2 (ja) | 1985-04-22 | 1985-04-22 | Ｉｃテストシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695133B2 (ja) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5547225B2 (ja) * | 1974-10-11 | 1980-11-28 | ||
| JPS54123053A (en) * | 1978-03-17 | 1979-09-25 | Fujitsu Ltd | Tester |
| JPS5710858A (en) * | 1980-06-23 | 1982-01-20 | Hitachi Ltd | Interprocessor communication system |
| JPS57116269A (en) * | 1981-01-12 | 1982-07-20 | Toshiba Corp | Lsi test pattern generating part |
| JPS57168367A (en) * | 1981-04-09 | 1982-10-16 | Ricoh Co Ltd | Handshake method of master central processing unit and slave central processing unit |
| JPS58141055A (ja) * | 1982-02-15 | 1983-08-22 | Mitsubishi Electric Corp | ハンドシエイク方式による信号伝送装置 |
| JPS5969836A (ja) * | 1982-10-14 | 1984-04-20 | Mitsubishi Electric Corp | 直列入出力インタ−フエ−ス用大規模集積回路 |
-
1985
- 1985-04-22 JP JP60085974A patent/JPH0695133B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 「マイクロコンピュータ基礎講座５テストと信頼性」ＰＰ．１０９−１１１オーム社昭和５７年４月２０日発行 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61243379A (ja) | 1986-10-29 |
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