JPS61243379A - Ｉｃテストシステム - Google Patents
ＩｃテストシステムInfo
- Publication number
- JPS61243379A JPS61243379A JP60085974A JP8597485A JPS61243379A JP S61243379 A JPS61243379 A JP S61243379A JP 60085974 A JP60085974 A JP 60085974A JP 8597485 A JP8597485 A JP 8597485A JP S61243379 A JPS61243379 A JP S61243379A
- Authority
- JP
- Japan
- Prior art keywords
- digital
- main controller
- test section
- signal
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ＩＣテストシステムにＩＸｌするものであり
、詳しくは、テスト対象ＩＣに対してデジタル信号系の
テストを行うデジタルテスト一部とこのテスト部を制御
するメインコントローラとを含むＩＣテストシステムに
おいで、デジタルテスト部からダミーサイクルを生じさ
せることなく連続的に所定のデジタルパターンを切り換
えて発生させることができるようにしたものである。
、詳しくは、テスト対象ＩＣに対してデジタル信号系の
テストを行うデジタルテスト一部とこのテスト部を制御
するメインコントローラとを含むＩＣテストシステムに
おいで、デジタルテスト部からダミーサイクルを生じさ
せることなく連続的に所定のデジタルパターンを切り換
えて発生させることができるようにしたものである。
（従来の技術）
第５図は、アナログ信号系とデジタル信号系とが混合集
積化されたＬＳＩのテストに用いられるシステムの一例
を示すブロック図である。第５図において、ＡＭはテス
ト対象ＩＣであるＬＳＩ〈以下、ＤＵＴという）に対し
てアナログ信号を加えたりＤ（ＪＴから出力されるアナ
ログミニ３号を測定するなどのアナログ信号系のテスト
を行うアナログテスト部、ＦＣはＣＵＴに対して所定の
デジタルパターンを加えてデジタル信号系のテストを行
うデジタルテスト部、ＭＣはこれら各テスト部ＡＭ、Ｆ
Ｃを総括的に副ＩＩＩするメインコントローラである。
積化されたＬＳＩのテストに用いられるシステムの一例
を示すブロック図である。第５図において、ＡＭはテス
ト対象ＩＣであるＬＳＩ〈以下、ＤＵＴという）に対し
てアナログ信号を加えたりＤ（ＪＴから出力されるアナ
ログミニ３号を測定するなどのアナログ信号系のテスト
を行うアナログテスト部、ＦＣはＣＵＴに対して所定の
デジタルパターンを加えてデジタル信号系のテストを行
うデジタルテスト部、ＭＣはこれら各テスト部ＡＭ、Ｆ
Ｃを総括的に副ＩＩＩするメインコントローラである。
このような桶成において、各テスト部Δ〜１．ＦＣは比
較的低速（１ＭＷ／ＳＰｉ！度）なバスでメインコント
ローラＭＣと接続されている。そして、メインコントロ
ーラＭ Ｃは、各テスト部ＡＭ、 ＦＣに対して、■測
定データやパターンデータなどのデータ通信■テスト信
号の発生動作や測定動作の起動停止制御などを行う。
較的低速（１ＭＷ／ＳＰｉ！度）なバスでメインコント
ローラＭＣと接続されている。そして、メインコントロ
ーラＭ Ｃは、各テスト部ＡＭ、 ＦＣに対して、■測
定データやパターンデータなどのデータ通信■テスト信
号の発生動作や測定動作の起動停止制御などを行う。
ところで、これらデジタルテスト部ＦＣおよびメインコ
ントローラＭＯに要求される速度に着目すると、デジタ
ルテスト部ＦＣは１命令当たり２５ｎｓ〜１００ｎＳで
あるのに対してメインコントローラＭＣは１命令当たり
５００ｎｓ 〜３０００ｎｓであり、例えばデジタルテ
スト部ＦＣのプロセッサとしては１命令が１００ｎｓ以
下でマイクロコード５０〜１２０ビツト程度のマイクロ
マシーンが用いられ、メインコントローラＭＣとしては
６８０００や８０８６などの汎用のマイクロプロセッサ
が用いられている。
ントローラＭＯに要求される速度に着目すると、デジタ
ルテスト部ＦＣは１命令当たり２５ｎｓ〜１００ｎＳで
あるのに対してメインコントローラＭＣは１命令当たり
５００ｎｓ 〜３０００ｎｓであり、例えばデジタルテ
スト部ＦＣのプロセッサとしては１命令が１００ｎｓ以
下でマイクロコード５０〜１２０ビツト程度のマイクロ
マシーンが用いられ、メインコントローラＭＣとしては
６８０００や８０８６などの汎用のマイクロプロセッサ
が用いられている。
（発明が解決しようとする問題点）
しかし、このような構成によれば、メインコントローラ
ＭＣはデジタルテスト部ＦＣの１命令毎の速度に追従で
きず、細かい同期を取ることができない。そこで、一般
には、メインコントローラＭＣはデジタルテスト部ＦＣ
に対して起動や停止などの単純な命令を実行するのみで
あることが多い。また、デジタルテスト部ＦＣに汎用ス
ライス△ＬＵ（アドバンスト マイクロ デバイス社製
Ａ ｍ２９０１など）を６ｑけ、比較的遅い速度でメイ
ンコントローラＭＣと同期通信を行うように構成された
ものもあるが、デジタルパターンの切り換えにあたって
はＡ、ＬＵ内部でデータの伝送を行わなければならず、
その区間はデジタルパターンの出力が停止することにな
り、ダミーサイクルが発生することになる。このような
ダミーサイクルは、例えばアナログ信号系とデジタル信
号系とが混合集積化されたＬＳＩのテストにあたって、
デジタルパターンの連続性が要求される場合に不都合を
生じることになる。
ＭＣはデジタルテスト部ＦＣの１命令毎の速度に追従で
きず、細かい同期を取ることができない。そこで、一般
には、メインコントローラＭＣはデジタルテスト部ＦＣ
に対して起動や停止などの単純な命令を実行するのみで
あることが多い。また、デジタルテスト部ＦＣに汎用ス
ライス△ＬＵ（アドバンスト マイクロ デバイス社製
Ａ ｍ２９０１など）を６ｑけ、比較的遅い速度でメイ
ンコントローラＭＣと同期通信を行うように構成された
ものもあるが、デジタルパターンの切り換えにあたって
はＡ、ＬＵ内部でデータの伝送を行わなければならず、
その区間はデジタルパターンの出力が停止することにな
り、ダミーサイクルが発生することになる。このような
ダミーサイクルは、例えばアナログ信号系とデジタル信
号系とが混合集積化されたＬＳＩのテストにあたって、
デジタルパターンの連続性が要求される場合に不都合を
生じることになる。
本発明は、このような点に着目したものであって、その
目的は、ダミーサイクルを生じさせることなくデジタル
パターンの切り換えが行えるＩＣテストシステムを提供
することにある。
目的は、ダミーサイクルを生じさせることなくデジタル
パターンの切り換えが行えるＩＣテストシステムを提供
することにある。
（問題点を解決するための手段）
このような目的を達成する本発明は、テスト対象ＩＣに
対してデジタル信号系のテストを行うデジタルテスト部
とこのデジタルテスト部を制御するメインコントローラ
とを含むＩＣテストシステムにおいて、メインコントロ
ーラからデジタルテスト部に対してパターン切換のため
の指令信号を加えデジタルテスト部からメインコントロ
ーラに対して指令信号に応じた応答信号を返送するハン
ドシェークロジックを設（プたことを特徴とする。
対してデジタル信号系のテストを行うデジタルテスト部
とこのデジタルテスト部を制御するメインコントローラ
とを含むＩＣテストシステムにおいて、メインコントロ
ーラからデジタルテスト部に対してパターン切換のため
の指令信号を加えデジタルテスト部からメインコントロ
ーラに対して指令信号に応じた応答信号を返送するハン
ドシェークロジックを設（プたことを特徴とする。
（実施例）
以下、図面を用いて詳細に説明する。
第１図は、本発明の一実施例を示すブロック図である。
第１図において、メインコントローラＭＣからデジタル
テスト部ＦＣに対して起動／停止を制御する信号ＲＵＮ
／５ＴＯＰの他にパターン切換のための指令信号Ｇｏを
加えられるとともに、デジタルテスト部ＦＣからメイン
コントローラＭＣに対して指令信号ＧＯに応じた応答信
号ＧＡＣＫが返送されている。
テスト部ＦＣに対して起動／停止を制御する信号ＲＵＮ
／５ＴＯＰの他にパターン切換のための指令信号Ｇｏを
加えられるとともに、デジタルテスト部ＦＣからメイン
コントローラＭＣに対して指令信号ＧＯに応じた応答信
号ＧＡＣＫが返送されている。
第２図は、本発明に係るデジタルテスト部ＦＣの具体例
を示すブロック図である。第２図において、ＭＵＸｌは
インストラクションデコーダＩＤから加えられるデコー
ダ信号を選択信号どしてアドレスを選択的に出力するア
ドレスマルチプレクサである。このアドレスマルチプレ
クサＭＵＸ１には、ジャンプアドレスメモリＪＭに格納
されているアドレスがバイブラインレジスタＰＬＲを介
して加えられるとともに、プログラムカウンタＰＣから
出力されるアドレスが加えられている。そして、このア
ドレスマルチプレクサＭＬＩＸ１から出力されるアドレ
スは、インストラクションメモリＩＭ、ジャンプアドレ
スメモリＪＭ、コンディションマルチプレクサメモリＣ
ＭおよびパターンメモリＰＭに加えられるとともに、ア
ドレスに＋１を加える演算器を介してプログラムカウン
タに加えられている。これらインストラクションメモリ
ＩＭ、ジＶンブアドレスメモリＪＭ、コンディションマ
ルチプレクサメモリＣＭおよびパターンメモリＰ Ｍの
出力はそれぞれバイブラインレジスタＰＬＲ１〜ＰＬＲ
４に加えられている。バイブラインレジスタＰＬＲ１の
出力はインストラクションデコーダＩＤに加えられ、パ
イプラインレジスタＰＬＲ２の出力はアドレスマルチプ
レクサＭＵ Ｘ １に加えられ、パイプラインレジスタ
ＰＬＲ３の出力はコンディションマルチプレクサＭＵＸ
２に選択信号として加えられ、パイプラインレジスタＰ
ＬＲ４の出力はデジタルパターンとしてＤＵＴに加えら
れる。コンディションマルチプレクサＭＵＸ２には、ハ
ンドシェークロジック１−（ＳＬからハンドシェーク動
作の完了を表わす所定のフラッグが加えられるとともに
、図示しない他の部分からそれぞれのステータスを表わ
すフラッグが加えられている。ハンドシェークロジック
Ｈ８Ｌには、制御信号としてインストラクションメモリ
ＩＭの出力が加えられている。そして、このハンドシェ
ークロジックＨ３ＬにはメインコントローラＭＯからパ
ターン切換のための指令信号ＧＯを加えられるとともに
、ハンドシェークロジックＨ８Ｌからメインコントロー
ラＭＣに対して指令信号Ｇｏに応じた応答信号ＧＡＣＫ
が返送されている。
を示すブロック図である。第２図において、ＭＵＸｌは
インストラクションデコーダＩＤから加えられるデコー
ダ信号を選択信号どしてアドレスを選択的に出力するア
ドレスマルチプレクサである。このアドレスマルチプレ
クサＭＵＸ１には、ジャンプアドレスメモリＪＭに格納
されているアドレスがバイブラインレジスタＰＬＲを介
して加えられるとともに、プログラムカウンタＰＣから
出力されるアドレスが加えられている。そして、このア
ドレスマルチプレクサＭＬＩＸ１から出力されるアドレ
スは、インストラクションメモリＩＭ、ジャンプアドレ
スメモリＪＭ、コンディションマルチプレクサメモリＣ
ＭおよびパターンメモリＰＭに加えられるとともに、ア
ドレスに＋１を加える演算器を介してプログラムカウン
タに加えられている。これらインストラクションメモリ
ＩＭ、ジＶンブアドレスメモリＪＭ、コンディションマ
ルチプレクサメモリＣＭおよびパターンメモリＰ Ｍの
出力はそれぞれバイブラインレジスタＰＬＲ１〜ＰＬＲ
４に加えられている。バイブラインレジスタＰＬＲ１の
出力はインストラクションデコーダＩＤに加えられ、パ
イプラインレジスタＰＬＲ２の出力はアドレスマルチプ
レクサＭＵ Ｘ １に加えられ、パイプラインレジスタ
ＰＬＲ３の出力はコンディションマルチプレクサＭＵＸ
２に選択信号として加えられ、パイプラインレジスタＰ
ＬＲ４の出力はデジタルパターンとしてＤＵＴに加えら
れる。コンディションマルチプレクサＭＵＸ２には、ハ
ンドシェークロジック１−（ＳＬからハンドシェーク動
作の完了を表わす所定のフラッグが加えられるとともに
、図示しない他の部分からそれぞれのステータスを表わ
すフラッグが加えられている。ハンドシェークロジック
Ｈ８Ｌには、制御信号としてインストラクションメモリ
ＩＭの出力が加えられている。そして、このハンドシェ
ークロジックＨ３ＬにはメインコントローラＭＯからパ
ターン切換のための指令信号ＧＯを加えられるとともに
、ハンドシェークロジックＨ８Ｌからメインコントロー
ラＭＣに対して指令信号Ｇｏに応じた応答信号ＧＡＣＫ
が返送されている。
このように構成されたシステムの動作について説明する
。
。
第３図は第２図のシステムを動作さぼるためのプログラ
ムの一例を示づ説明図であり、第４図はタイミングチャ
ートである。なお、第４図において、Ｌｌ）はクロック
ＣＬＫを示し、（ｂ）はパターンメモリＰ、Ｍから出力
されるテーブルの状態を示し、（Ｃ）はメインコントロ
ーラＭＣからハンドシェークロジックｌ−Ｉ Ｓ Ｌに
パターン切換のために加えられる指令信号Ｇｏを示し、
（ｄ ）はハンドシェークロジックＩ−Ｉ Ｓ Ｌから
メインコントローラＭＣに対して指令信号Ｇｏに応じて
加えられる応答信号ＧＡＣＫを示し、（ｅ ）はハンド
シェークロジックＨ８Ｌからインストラクションデコー
ダＩＤに加えられるフラッグＦＬΔＧを示している。
ムの一例を示づ説明図であり、第４図はタイミングチャ
ートである。なお、第４図において、Ｌｌ）はクロック
ＣＬＫを示し、（ｂ）はパターンメモリＰ、Ｍから出力
されるテーブルの状態を示し、（Ｃ）はメインコントロ
ーラＭＣからハンドシェークロジックｌ−Ｉ Ｓ Ｌに
パターン切換のために加えられる指令信号Ｇｏを示し、
（ｄ ）はハンドシェークロジックＩ−Ｉ Ｓ Ｌから
メインコントローラＭＣに対して指令信号Ｇｏに応じて
加えられる応答信号ＧＡＣＫを示し、（ｅ ）はハンド
シェークロジックＨ８Ｌからインストラクションデコー
ダＩＤに加えられるフラッグＦＬΔＧを示している。
例えば、テーブル△に基づくデジタルパターンが出力さ
れている時刻〔、においてメインコントローラＭＣから
ハンドシェークロジックｌ−Ｉ Ｓ Ｌにパターン切換
のための指令信号Ｇｏが加えられたとすると、その直後
のクロックＣＬＫの立ち上がり時刻ｔ２にフラッグが立
ら上がる。そして、ハンドシェークロジックＨ８Ｌはフ
ラッグが立ち上がった後の時刻ｔ３においてメインコン
トローラ〜ＩＣに対して指令信号ＧＯに応じた応答信号
ＧΔＣＫを出力する。一方、アドレスマルチプレクサＭ
ＵＸ１は、ハンドシェークロジックｌ−ｌ５Ｌからフラ
ッグが出力されることにより次のりａツクＣしＫの立ち
上がり時刻ｔ４に所定のデジタルパターンを発生するた
めのテーブル（本実施例ではテーブルＢ）に対応したア
ドレスを出力する。これにより、パイプラインレジスタ
ＰＬＲ４からはテーブルＢに応じたデジタルパターンが
出力されることになる。このようにしてテーブルが切り
換えられた後の時刻ｔ５においてメインコントローラＭ
Ｃは指令信号Ｇｏを解除し、その後の時刻ｔ６において
ハンドシェークロジックト（ｓＬは応答信号ＧＡＣＫを
解除する。なお、これら時刻１１から時刻ｔ６までの一
連のテーブル切換動作において、時刻ｔ１から時刻ｔ４
までは高速に行われ、時刻ｔ４から時刻ｔ６までは低速
に行われる。
れている時刻〔、においてメインコントローラＭＣから
ハンドシェークロジックｌ−Ｉ Ｓ Ｌにパターン切換
のための指令信号Ｇｏが加えられたとすると、その直後
のクロックＣＬＫの立ち上がり時刻ｔ２にフラッグが立
ら上がる。そして、ハンドシェークロジックＨ８Ｌはフ
ラッグが立ち上がった後の時刻ｔ３においてメインコン
トローラ〜ＩＣに対して指令信号ＧＯに応じた応答信号
ＧΔＣＫを出力する。一方、アドレスマルチプレクサＭ
ＵＸ１は、ハンドシェークロジックｌ−ｌ５Ｌからフラ
ッグが出力されることにより次のりａツクＣしＫの立ち
上がり時刻ｔ４に所定のデジタルパターンを発生するた
めのテーブル（本実施例ではテーブルＢ）に対応したア
ドレスを出力する。これにより、パイプラインレジスタ
ＰＬＲ４からはテーブルＢに応じたデジタルパターンが
出力されることになる。このようにしてテーブルが切り
換えられた後の時刻ｔ５においてメインコントローラＭ
Ｃは指令信号Ｇｏを解除し、その後の時刻ｔ６において
ハンドシェークロジックト（ｓＬは応答信号ＧＡＣＫを
解除する。なお、これら時刻１１から時刻ｔ６までの一
連のテーブル切換動作において、時刻ｔ１から時刻ｔ４
までは高速に行われ、時刻ｔ４から時刻ｔ６までは低速
に行われる。
これらの説明、ｆ）Ｓ Ｉら明らかなように、第２図の
ように構成することにより、テーブルの切り換えにあた
ってダミーサイクルを生じることはなく、高速にテーブ
ルを切り換えることができ、例えばアナログ信号系とデ
ジタル信号系とが混合集積化されたＬＳＩのテストにあ
たってデジタルパターンの連続性が要求される場合にも
不都合を生じることはない。
ように構成することにより、テーブルの切り換えにあた
ってダミーサイクルを生じることはなく、高速にテーブ
ルを切り換えることができ、例えばアナログ信号系とデ
ジタル信号系とが混合集積化されたＬＳＩのテストにあ
たってデジタルパターンの連続性が要求される場合にも
不都合を生じることはない。
また、メインコントローラＭＣとデジタルテスト部ＦＣ
との間の同期についても完全に互いの信号を認識するま
では次のステップに移行しないので同期が崩れることも
ない。
との間の同期についても完全に互いの信号を認識するま
では次のステップに移行しないので同期が崩れることも
ない。
また、プログラムについては、単純な命令（ＪＭＮＧ）
を追加するのみでよく、複雑になることはない。
を追加するのみでよく、複雑になることはない。
また、回路構成については、ＩＣを２〜３個追加するだ
けでよく、比較的間車で安価に構成できる。
けでよく、比較的間車で安価に構成できる。
なお、上記実施例では、アナログ信号系どデジタル信号
系とが混合集積化されたＬＳＩのテスト１こ用いられる
システムの例について説明したが、デジタル信号系のみ
のＩＣのテストシステムにも応用できるものである。
系とが混合集積化されたＬＳＩのテスト１こ用いられる
システムの例について説明したが、デジタル信号系のみ
のＩＣのテストシステムにも応用できるものである。
（発明の効果）
以上説明したように、本発明によれば、比較的間中な構
成でダミーサイクルを生じさせることなくデジタルパタ
ーンの切り換えが行えるＩＣテストシステムが実現でき
、実用上の効果は大きい。
成でダミーサイクルを生じさせることなくデジタルパタ
ーンの切り換えが行えるＩＣテストシステムが実現でき
、実用上の効果は大きい。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明に係るデジタルテスト部ＦＣの具体例を示すブロ
ック図、第３図は第２図のシステムを動作させるための
プログラムの一例を示す説明図、第４図はタイミングチ
ャート、第５図は本発明が適用されるＩＣテストシステ
ムの一例を示（ブロック図である。 ＡＭ・・・アナログデス１一部、ＤＵＴ・・・テスト対
象＋Ｃ，ＦＣ・・・デジタルテスト部、ＭＣ・・・メイ
ンコン１−ローラ、ｉｔ Ｓ Ｌ・・・ハンドシェーク
ロジック。 第３図 第４図
本発明に係るデジタルテスト部ＦＣの具体例を示すブロ
ック図、第３図は第２図のシステムを動作させるための
プログラムの一例を示す説明図、第４図はタイミングチ
ャート、第５図は本発明が適用されるＩＣテストシステ
ムの一例を示（ブロック図である。 ＡＭ・・・アナログデス１一部、ＤＵＴ・・・テスト対
象＋Ｃ，ＦＣ・・・デジタルテスト部、ＭＣ・・・メイ
ンコン１−ローラ、ｉｔ Ｓ Ｌ・・・ハンドシェーク
ロジック。 第３図 第４図
Claims (1)
- テスト対象ＩＣに対してデジタル信号系のテストを行う
デジタルテスト部とこのデジタルテスト部を制御するメ
インコントローラとを含むＩＣテストシステムにおいて
、メインコントローラからデジタルテスト部に対してパ
ターン切換のための指令信号を加えデジタルテスト部か
らメインコントローラに対して指令信号に応じた応答信
号を返送するハンドシェークロジックを設けたことを特
徴とするＩＣテストシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60085974A JPH0695133B2 (ja) | 1985-04-22 | 1985-04-22 | Ｉｃテストシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60085974A JPH0695133B2 (ja) | 1985-04-22 | 1985-04-22 | Ｉｃテストシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61243379A true JPS61243379A (ja) | 1986-10-29 |
| JPH0695133B2 JPH0695133B2 (ja) | 1994-11-24 |
Family
ID=13873684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60085974A Expired - Lifetime JPH0695133B2 (ja) | 1985-04-22 | 1985-04-22 | Ｉｃテストシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695133B2 (ja) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5142905A (ja) * | 1974-10-11 | 1976-04-12 | Denryoku Chuo Kenkyujo | |
| JPS54123053A (en) * | 1978-03-17 | 1979-09-25 | Fujitsu Ltd | Tester |
| JPS5710858A (en) * | 1980-06-23 | 1982-01-20 | Hitachi Ltd | Interprocessor communication system |
| JPS57116269A (en) * | 1981-01-12 | 1982-07-20 | Toshiba Corp | Lsi test pattern generating part |
| JPS57168367A (en) * | 1981-04-09 | 1982-10-16 | Ricoh Co Ltd | Handshake method of master central processing unit and slave central processing unit |
| JPS58141055A (ja) * | 1982-02-15 | 1983-08-22 | Mitsubishi Electric Corp | ハンドシエイク方式による信号伝送装置 |
| JPS5969836A (ja) * | 1982-10-14 | 1984-04-20 | Mitsubishi Electric Corp | 直列入出力インタ−フエ−ス用大規模集積回路 |
-
1985
- 1985-04-22 JP JP60085974A patent/JPH0695133B2/ja not_active Expired - Lifetime
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5142905A (ja) * | 1974-10-11 | 1976-04-12 | Denryoku Chuo Kenkyujo | |
| JPS54123053A (en) * | 1978-03-17 | 1979-09-25 | Fujitsu Ltd | Tester |
| JPS5710858A (en) * | 1980-06-23 | 1982-01-20 | Hitachi Ltd | Interprocessor communication system |
| JPS57116269A (en) * | 1981-01-12 | 1982-07-20 | Toshiba Corp | Lsi test pattern generating part |
| JPS57168367A (en) * | 1981-04-09 | 1982-10-16 | Ricoh Co Ltd | Handshake method of master central processing unit and slave central processing unit |
| JPS58141055A (ja) * | 1982-02-15 | 1983-08-22 | Mitsubishi Electric Corp | ハンドシエイク方式による信号伝送装置 |
| JPS5969836A (ja) * | 1982-10-14 | 1984-04-20 | Mitsubishi Electric Corp | 直列入出力インタ−フエ−ス用大規模集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0695133B2 (ja) | 1994-11-24 |
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