JPS5969836A - 直列入出力インタ−フエ−ス用大規模集積回路 - Google Patents
直列入出力インタ−フエ−ス用大規模集積回路Info
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- JPS5969836A JPS5969836A JP57180317A JP18031782A JPS5969836A JP S5969836 A JPS5969836 A JP S5969836A JP 57180317 A JP57180317 A JP 57180317A JP 18031782 A JP18031782 A JP 18031782A JP S5969836 A JPS5969836 A JP S5969836A
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- JP
- Japan
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- serial input
- output interface
- data
- memory stack
- integrated circuit
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は直列入出力インターフェース用大規模集積回路
、特に１チツプ上に周辺インターフェースを含んで構成
された大規模集積回路に関するものである。
、特に１チツプ上に周辺インターフェースを含んで構成
された大規模集積回路に関するものである。
従来、直列入出力用インターフェース用ＬＳＩが商品化
されており、この種インターフェース用ＬＳＩは、受信
部と送信部とが独立していると共にバッファが２重構造
になって、いる等の優れた特長を有することから、広く
現用されている。
されており、この種インターフェース用ＬＳＩは、受信
部と送信部とが独立していると共にバッファが２重構造
になって、いる等の優れた特長を有することから、広く
現用されている。
然しなから、この種ＬＳＩは、送信データ（例えば８ビ
ツト）毎に送信バッファが空であることを表わすステー
タス信号を中央処理装置側で確認し、送信データ・ロー
ド信号を入力するとか、受信データ毎にデータの受信を
確認し、受信データ・リード信号を入力する等の手順が
必要となり、頻繁にデータを送受する場合には、中央処
理装置側のオーバーヘッドが大きくなり効率が悪くなり
高スループツト化を実現し得ないものであった。
ツト）毎に送信バッファが空であることを表わすステー
タス信号を中央処理装置側で確認し、送信データ・ロー
ド信号を入力するとか、受信データ毎にデータの受信を
確認し、受信データ・リード信号を入力する等の手順が
必要となり、頻繁にデータを送受する場合には、中央処
理装置側のオーバーヘッドが大きくなり効率が悪くなり
高スループツト化を実現し得ないものであった。
これを解決するため、第１図に示すように直列入出力イ
ンターフェースＬ８１１０に先入れ先出しメモリースタ
ック（以下ＦｉＦｏメモリースタックと称す）を接続す
ると共にノ・ンド・シェイク。
ンターフェースＬ８１１０に先入れ先出しメモリースタ
ック（以下ＦｉＦｏメモリースタックと称す）を接続す
ると共にノ・ンド・シェイク。
ロジック回路を付加したインターフェースが実用化され
ている。
ている。
図中、１０は送信部１０Ｔ及び受信部１０Ｒを有する直
列入出力インターフェースＬＳＩ、１２Ｔは送信用Ｆｉ
Ｐｏメモリースタック、１２Ｒは受信用ＦｉＦｏメモリ
ースタック、１４Ｔは送信用ハンド・シェイク・ロジッ
ク回路、１４Ｒは受信用ハンド・シェイク・ロジック回
路である。Ｆ ｉ Ｆ ｏメモリースタック１２Ｔ、１
２Ｒはデータバッファの役割りを果たし、ハンド・シェ
イク・ロジック回路１４Ｔ、１４Ｒは直列入出力インタ
ーフェースＬＳ１１０とＦ ｉ ｌ；’ ０メモリース
タツク１２Ｔ１１２Ｒとを結び両者間のデータ受は渡し
を両者の準備が完了した時点で自動的に行うものである
。
列入出力インターフェースＬＳＩ、１２Ｔは送信用Ｆｉ
Ｐｏメモリースタック、１２Ｒは受信用ＦｉＦｏメモリ
ースタック、１４Ｔは送信用ハンド・シェイク・ロジッ
ク回路、１４Ｒは受信用ハンド・シェイク・ロジック回
路である。Ｆ ｉ Ｆ ｏメモリースタック１２Ｔ、１
２Ｒはデータバッファの役割りを果たし、ハンド・シェ
イク・ロジック回路１４Ｔ、１４Ｒは直列入出力インタ
ーフェースＬＳ１１０とＦ ｉ ｌ；’ ０メモリース
タツク１２Ｔ１１２Ｒとを結び両者間のデータ受は渡し
を両者の準備が完了した時点で自動的に行うものである
。
１６ＴはＦｉＦｏメモリースタック１２’ｌ”にデータ
を書き込むライト信号、１６ＲはＦｉＦｏメモリースタ
ック１２ｆｔからデータを読み出すリード信号、１８Ｔ
はＦ ｉ Ｆ ｏメモリースタック１２Ｔが空になった
ことを表わす制御信号、１８ＲはＦ ｉ Ｆ 。
を書き込むライト信号、１６ＲはＦｉＦｏメモリースタ
ック１２ｆｔからデータを読み出すリード信号、１８Ｔ
はＦ ｉ Ｆ ｏメモリースタック１２Ｔが空になった
ことを表わす制御信号、１８ＲはＦ ｉ Ｆ 。
メモリースタック１２Ｒが一杯になったことを表わす制
御信号である。
御信号である。
２０Ｔは直列入出力インターフェースＬＳＩｌ０の直列
送信データ、２０Ｒはその直列受信データである。
送信データ、２０Ｒはその直列受信データである。
２２’ｌ”は送信用ＦｉＦｏバッファデータバス、２２
Ｒは受信用ＦｉＦｏバッファデー、タバス、２４は中央
処理装置（図示せず）とのデータバスである。
Ｒは受信用ＦｉＦｏバッファデー、タバス、２４は中央
処理装置（図示せず）とのデータバスである。
今、送信用ＦｉＦｏメモリースタック１２Ｔが空である
ものとしたとき、そのことを中央処理装置は制御信号１
８Ｔによって確認し、ライト信号１６Ｔを送信号ＦｉＦ
ｏメモリースタック１２Ｔに送出してこれに何回分かの
送信データを書き込む。
ものとしたとき、そのことを中央処理装置は制御信号１
８Ｔによって確認し、ライト信号１６Ｔを送信号ＦｉＦ
ｏメモリースタック１２Ｔに送出してこれに何回分かの
送信データを書き込む。
この状態でハンド・シェーク・ロジック回路１４ＴカＦ
ｉＦｏメモリー１２’ｌ’及びインターフェースＬＳＩ
ｌ０の送信部１０Ｔの状態を見て両者の準備が完了する
と自動的にデータをメモリー１２Ｔから送信部１０Ｔｆ
Ｃ転送する。送信部１０Ｔはデータ転送と同時に送信デ
ータ２０Ｔを直列送信する。
ｉＦｏメモリー１２’ｌ’及びインターフェースＬＳＩ
ｌ０の送信部１０Ｔの状態を見て両者の準備が完了する
と自動的にデータをメモリー１２Ｔから送信部１０Ｔｆ
Ｃ転送する。送信部１０Ｔはデータ転送と同時に送信デ
ータ２０Ｔを直列送信する。
従ってＦ’ｉ）＋’、メモリースタック１２Ｔ内にデー
タが蓄積されている間は中央処理装置が直列入出力イン
ターフェースに占有されないで済む。
タが蓄積されている間は中央処理装置が直列入出力イン
ターフェースに占有されないで済む。
同様に受信系においても受信データ２ＯＲはイアｐ−フ
ェースＬＳ１１ｏの受信！ １０ Ｂによって受けられ
、その受信データは受信用ハンド シェイク・ロジック
回路１４Ｒによって、受信用ＦｉＦ□メモリースタック
１２Ｒに書き込まれるが、メモリースタック１２Ｒが一
杯になるまでは中央処理装置は関知しないで済み、ＦＩ
ＦＯメモリースタック１２Ｒが一杯になると、このこと
が制御信号１８Ｒによって中央処理装置に伝達され、メ
モリースタック１２Ｈにリード信号１６１％を送出して
メモリースタック１２Ｒから受信データを読み出すこと
ができる。
ェースＬＳ１１ｏの受信！ １０ Ｂによって受けられ
、その受信データは受信用ハンド シェイク・ロジック
回路１４Ｒによって、受信用ＦｉＦ□メモリースタック
１２Ｒに書き込まれるが、メモリースタック１２Ｒが一
杯になるまでは中央処理装置は関知しないで済み、ＦＩ
ＦＯメモリースタック１２Ｒが一杯になると、このこと
が制御信号１８Ｒによって中央処理装置に伝達され、メ
モリースタック１２Ｈにリード信号１６１％を送出して
メモリースタック１２Ｒから受信データを読み出すこと
ができる。
然しなから、以上のようなインターフェース回路は、直
列入出力の転送効率を向上することができ、中央処理装
置の占有時間も少くできるので需要が多いものであるが
、需要者が上記のように各回路を組み合せなければなら
ず、その作業に手間と時間とを必要とする欠点があった
。
列入出力の転送効率を向上することができ、中央処理装
置の占有時間も少くできるので需要が多いものであるが
、需要者が上記のように各回路を組み合せなければなら
ず、その作業に手間と時間とを必要とする欠点があった
。
本発明は前述した従来の課題に鑑み為されたものであシ
、その目的は前記した各インターフェース部分を予め１
チツプ上に構成することによって各部の接続作業を省略
し得ると共に実装面積を減少させ、かつ精度及び信頼性
の高い直列入出力インターフェース用大規模集積回路を
提供することにある。
、その目的は前記した各インターフェース部分を予め１
チツプ上に構成することによって各部の接続作業を省略
し得ると共に実装面積を減少させ、かつ精度及び信頼性
の高い直列入出力インターフェース用大規模集積回路を
提供することにある。
上記目的を達成するために、本発明は、直列入出力イン
ターフェースＬＳＩと、２個の先入れ先出しメモリース
タックと、ハンド・シェイク用ロジック回路とを１チツ
プ上に実装したことを特徴とする。
ターフェースＬＳＩと、２個の先入れ先出しメモリース
タックと、ハンド・シェイク用ロジック回路とを１チツ
プ上に実装したことを特徴とする。
以下、図面に基づいて本発明の好適な実施例を説明する
。
。
第２図において、２６は１つのＬＳＩチップであって、
このチップ２６上に直列入出力インターフェースＬＳ１
１０、送信用及び受信用Ｆ １ Ｆ □メモリースタッ
ク１２Ｔ及び１２Ｒ１送信用及び受信用ハンド・シェイ
ク・ロジック回路１４Ｔ及び１４Ｒが互いに接続されて
収容されている。２２は並列データ・バスであｐ、第１
図のデータ・バス２２Ｔ及び２２Ｒを兼ねた双方向バス
である。
このチップ２６上に直列入出力インターフェースＬＳ１
１０、送信用及び受信用Ｆ １ Ｆ □メモリースタッ
ク１２Ｔ及び１２Ｒ１送信用及び受信用ハンド・シェイ
ク・ロジック回路１４Ｔ及び１４Ｒが互いに接続されて
収容されている。２２は並列データ・バスであｐ、第１
図のデータ・バス２２Ｔ及び２２Ｒを兼ねた双方向バス
である。
また第１図に対応する制御信号１６Ｔ、１６Ｊ１８Ｔ、
１８Ｒは全てチップ２６内で形成され、チップ外部に取
り出せるように構成されている。
１８Ｒは全てチップ２６内で形成され、チップ外部に取
り出せるように構成されている。
なお、２８Ｔ及び２８Ｒは外部への直列送信データ及び
外部からの直列受信データである。
外部からの直列受信データである。
以上が本発明の一例構成であるが、その動作については
前記従来回路と基本的に同一であシ、その詳細説明は省
略するが、第１図の場合と同様に直列入出力の転送効率
を向上させることができ、中央処理装置の占有時間も少
くすることができる。
前記従来回路と基本的に同一であシ、その詳細説明は省
略するが、第１図の場合と同様に直列入出力の転送効率
を向上させることができ、中央処理装置の占有時間も少
くすることができる。
なお、本例においては、データ・バス２２が双方向とな
っているのでこのデータ・バス２２ ハＩＪ −ド信号
１６Ｒが供給されたときチップ２６側からみて出力方向
に、ライト信号１６Ｔが供給されたとき入力方向に夫々
制御する必要がある。
っているのでこのデータ・バス２２ ハＩＪ −ド信号
１６Ｒが供給されたときチップ２６側からみて出力方向
に、ライト信号１６Ｔが供給されたとき入力方向に夫々
制御する必要がある。
以上のように本発明によれば、直列入出力インターフェ
ース１ノＳＩ、ＰｉＦｏメモリースタック及びハンド・
シェイク・ロジック回路を１チツプ上に実装してインタ
ーフェース用大規模集積回路を構成しているので、実装
面積を減少させ得ると共に精度及び信頼性を高めること
ができ、更に耐ノイズ性を与えることができる外ハード
ウェア設計の無駄を省くことができる等の侵れた効果を
有する。
ース１ノＳＩ、ＰｉＦｏメモリースタック及びハンド・
シェイク・ロジック回路を１チツプ上に実装してインタ
ーフェース用大規模集積回路を構成しているので、実装
面積を減少させ得ると共に精度及び信頼性を高めること
ができ、更に耐ノイズ性を与えることができる外ハード
ウェア設計の無駄を省くことができる等の侵れた効果を
有する。
第１図は従来のＦｉＦｏメモリースタック付インタイン
ターフエース回路ブロック図、第２図は本発明の一実施
例を示す斜視図である。 各図中、同一部材には同一符号を付し、１ｏは直列入出
力インターフェースＬＳＩ、１２Ｔｉｌ［信用ＦｉＦｏ
メモリースタック、１２Ｒは受信用ＦｉＦｏメモリース
タック、１４Ｔは送信用２、ンド。 シェイク・ロジック回路、１４Ｒは受信用ハンド。 シェイク・ロジック回路、２６はチップである。 代理人 弁理士 葛 野 信 −（ほか１名）
ターフエース回路ブロック図、第２図は本発明の一実施
例を示す斜視図である。 各図中、同一部材には同一符号を付し、１ｏは直列入出
力インターフェースＬＳＩ、１２Ｔｉｌ［信用ＦｉＦｏ
メモリースタック、１２Ｒは受信用ＦｉＦｏメモリース
タック、１４Ｔは送信用２、ンド。 シェイク・ロジック回路、１４Ｒは受信用ハンド。 シェイク・ロジック回路、２６はチップである。 代理人 弁理士 葛 野 信 −（ほか１名）
Claims (1)
- （１）直列入出力インターフェースＬＳＩと、２個の先
入れ先出しメモリースタックと、７・ント°・シェイク
用ロジック回路とを１チツプ上に実装したことを特徴と
する直列入出力インターフェース用大規模集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57180317A JPS5969836A (ja) | 1982-10-14 | 1982-10-14 | 直列入出力インタ−フエ−ス用大規模集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57180317A JPS5969836A (ja) | 1982-10-14 | 1982-10-14 | 直列入出力インタ−フエ−ス用大規模集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5969836A true JPS5969836A (ja) | 1984-04-20 |
Family
ID=16081093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57180317A Pending JPS5969836A (ja) | 1982-10-14 | 1982-10-14 | 直列入出力インタ−フエ−ス用大規模集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5969836A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61243379A (ja) * | 1985-04-22 | 1986-10-29 | Yokogawa Electric Corp | Ｉｃテストシステム |
| JPS6240521A (ja) * | 1985-08-19 | 1987-02-21 | Fujitsu Ltd | デイスク制御方式 |
-
1982
- 1982-10-14 JP JP57180317A patent/JPS5969836A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61243379A (ja) * | 1985-04-22 | 1986-10-29 | Yokogawa Electric Corp | Ｉｃテストシステム |
| JPS6240521A (ja) * | 1985-08-19 | 1987-02-21 | Fujitsu Ltd | デイスク制御方式 |
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