JPS6089957A - 相補形半導体装置 - Google Patents
相補形半導体装置Info
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- JPS6089957A JPS6089957A JP58197524A JP19752483A JPS6089957A JP S6089957 A JPS6089957 A JP S6089957A JP 58197524 A JP58197524 A JP 58197524A JP 19752483 A JP19752483 A JP 19752483A JP S6089957 A JPS6089957 A JP S6089957A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は支持基板中に絶縁分離された複数の島に相互に
導電形の異なるＭＯ８累子全形成する相補形半導体装置
に関するものである。
導電形の異なるＭＯ８累子全形成する相補形半導体装置
に関するものである。
従来、この種の装置は、高耐圧、低消費電力および高集
積等性等の全ての要求全満足する構成が以下に述べる理
由により存在しなかったため、前記特性のうち、いずれ
か１つの特性に主眼を置いた構造設計がなされていた。
積等性等の全ての要求全満足する構成が以下に述べる理
由により存在しなかったため、前記特性のうち、いずれ
か１つの特性に主眼を置いた構造設計がなされていた。
例えば、低消費電力特性を重要視する場合はＮ形基板中
にいわゆるＰウェルを形成し、このＰウェル内にＮチャ
ンネルＭＯ８素子全、またＰウェル以外のＮ形牛導体領
域にＰチャンネルＭＯ８素子を形成し、これらを組み合
わせて相補形ＭＯ８素子を含む半導体装置としていた。
にいわゆるＰウェルを形成し、このＰウェル内にＮチャ
ンネルＭＯ８素子全、またＰウェル以外のＮ形牛導体領
域にＰチャンネルＭＯ８素子を形成し、これらを組み合
わせて相補形ＭＯ８素子を含む半導体装置としていた。
しかしながら、このような構成においては、Ｐウェル中
の素子の耐圧が充分に得られず、高耐圧化には不適尚で
あった。また、ＮチャンネルおよびＰチャンネルのＭＯ
８素子を極めて接近させて形成配置すると、寄生サイリ
スタによるいわゆるラッチアップ動作が生じ、正常な特
性が期待できなかった。また、高集積特性を重要視する
場合は絶縁分離領域が不要ないしは極めて小さくできる
ＮチャンネルＭＯ８ｅ含む半導体装置としていた。しか
しながら、前述した相補形ＭＯ８素子を含む半導体装置
程度の低消費電力化は達成できなかった。また、高耐圧
特性を重要視する場合は誘電体分離さねた島の中に前述
したＭＯ８素子および駆動能力に優ねたバイポーラ素子
を含む半導体装置としていた。しかしながら、この種の
装置も以下に述べる問題点が包含されており、その解決
策が望まれていた。
の素子の耐圧が充分に得られず、高耐圧化には不適尚で
あった。また、ＮチャンネルおよびＰチャンネルのＭＯ
８素子を極めて接近させて形成配置すると、寄生サイリ
スタによるいわゆるラッチアップ動作が生じ、正常な特
性が期待できなかった。また、高集積特性を重要視する
場合は絶縁分離領域が不要ないしは極めて小さくできる
ＮチャンネルＭＯ８ｅ含む半導体装置としていた。しか
しながら、前述した相補形ＭＯ８素子を含む半導体装置
程度の低消費電力化は達成できなかった。また、高耐圧
特性を重要視する場合は誘電体分離さねた島の中に前述
したＭＯ８素子および駆動能力に優ねたバイポーラ素子
を含む半導体装置としていた。しかしながら、この種の
装置も以下に述べる問題点が包含されており、その解決
策が望まれていた。
第１図はこの種の誘電体分離構造形半導体装置の一例全
製造工程順に示したものである。すなわち、同図（ａ）
に示すように例えばＳｌ からなるＰ形牛導体基板１０
表面にイオン注入法によυＢイオンを注入してＰ＋埋込
Ｒ１１２ヲ形成した後、この基板１上に例えは熱酸化に
よるＳｌｏｇなどのマスク材層３全形成し、フォトリン
グラフィ技術により分離に必要な溝エッチ窓４を形成す
る。次にＫＯＨｆｆｉ含むアルカリエツチング液等を・
用いていわゆる異方性エツチングを行なって同図（ｂ）
に示すように基板１に分離溝５を形成する。次にマスク
材層３を除去した後、同図（ｃ）に示すように基板１の
全面に例えば８１０茸膜、８１ｓＮ４膜、半絶縁性膜る
るいはこれらの多層および複合膜（例えばオキシナイト
ライド膜）などの絶縁膜６を形成し、さらにこの絶縁膜
６上に多結晶シリコン全堆積して支持基板材７を形成す
る。次に同図（ｄ）に示すように基板１の背面を研磨あ
るいはエツチング等により基板１の除去を行なって絶縁
膜６を露出させる。これによって基板１の一部でめった
半導体領域が絶縁膜６で囲まれた島８が相互に絶縁分離
されて同一基板上に形成される。次にこの島８の中に不
純物添加を行なってソース９．ドレイン１０およびゲー
ト１１の各コンタクトを形成するとともに、表面保護絶
縁膜１２を形成し、必要に応じてコンタクト窓１３およ
び電極配線１４を設けて半導体素子とする。
製造工程順に示したものである。すなわち、同図（ａ）
に示すように例えばＳｌ からなるＰ形牛導体基板１０
表面にイオン注入法によυＢイオンを注入してＰ＋埋込
Ｒ１１２ヲ形成した後、この基板１上に例えは熱酸化に
よるＳｌｏｇなどのマスク材層３全形成し、フォトリン
グラフィ技術により分離に必要な溝エッチ窓４を形成す
る。次にＫＯＨｆｆｉ含むアルカリエツチング液等を・
用いていわゆる異方性エツチングを行なって同図（ｂ）
に示すように基板１に分離溝５を形成する。次にマスク
材層３を除去した後、同図（ｃ）に示すように基板１の
全面に例えば８１０茸膜、８１ｓＮ４膜、半絶縁性膜る
るいはこれらの多層および複合膜（例えばオキシナイト
ライド膜）などの絶縁膜６を形成し、さらにこの絶縁膜
６上に多結晶シリコン全堆積して支持基板材７を形成す
る。次に同図（ｄ）に示すように基板１の背面を研磨あ
るいはエツチング等により基板１の除去を行なって絶縁
膜６を露出させる。これによって基板１の一部でめった
半導体領域が絶縁膜６で囲まれた島８が相互に絶縁分離
されて同一基板上に形成される。次にこの島８の中に不
純物添加を行なってソース９．ドレイン１０およびゲー
ト１１の各コンタクトを形成するとともに、表面保護絶
縁膜１２を形成し、必要に応じてコンタクト窓１３およ
び電極配線１４を設けて半導体素子とする。
第２図は前述した製造方法により製作された半導体素子
を含む半導体装置の一例を示す断面構成図でるり、第１
図と同一部分は同一符号を示しである。同図において、
第１図に示す工程で形成された導電形の島８は１種類の
みでめったが、ここでは例えば特公昭５７−４５０６３
号公報あるいはＵ Ｓ Ｐａｔｔｅｎｔ ３，４６１，
００３号公報等に開示された技術を用いてＰ形とＮ形と
の２種類から構成されている。すなわち、Ｐ形ンース９
１．Ｐ形ドレイン１０１ およびＰ形ゲート１１１ か
らなるＰチャンネルＭＯ８素子１５と、Ｎ形ンース９２
．Ｎ形ドレイン１０２およびＮ形ゲート１１２からなる
ＮチャンネルＭＯ８索子１６とから構成されている。そ
して、これらの素子はＭＯＳトランジスタの閾値電圧Ｖ
Ｔを正確に制御するため、いわゆるチャンネル電位用コ
ンタクト１７’ｔＰチヤンネルＭＯ８素子１５とＮチャ
ンネルＭＯ８素子１６との２種類の素子にそれぞれ設け
る必要がめった。 。
を含む半導体装置の一例を示す断面構成図でるり、第１
図と同一部分は同一符号を示しである。同図において、
第１図に示す工程で形成された導電形の島８は１種類の
みでめったが、ここでは例えば特公昭５７−４５０６３
号公報あるいはＵ Ｓ Ｐａｔｔｅｎｔ ３，４６１，
００３号公報等に開示された技術を用いてＰ形とＮ形と
の２種類から構成されている。すなわち、Ｐ形ンース９
１．Ｐ形ドレイン１０１ およびＰ形ゲート１１１ か
らなるＰチャンネルＭＯ８素子１５と、Ｎ形ンース９２
．Ｎ形ドレイン１０２およびＮ形ゲート１１２からなる
ＮチャンネルＭＯ８索子１６とから構成されている。そ
して、これらの素子はＭＯＳトランジスタの閾値電圧Ｖ
Ｔを正確に制御するため、いわゆるチャンネル電位用コ
ンタクト１７’ｔＰチヤンネルＭＯ８素子１５とＮチャ
ンネルＭＯ８素子１６との２種類の素子にそれぞれ設け
る必要がめった。 。
しかしながら、ＷＪ２図に示すようにＰチャンネルＭＯ
８素子１５とＮチャンネルＭＯ８素子１６との両タイプ
の素子を備えた半導体装置において、半導体素子の全面
にわたって前述したチャンネル電位用コンタクト１７を
設けることは実用上極めて不可能でめった。
８素子１５とＮチャンネルＭＯ８素子１６との両タイプ
の素子を備えた半導体装置において、半導体素子の全面
にわたって前述したチャンネル電位用コンタクト１７を
設けることは実用上極めて不可能でめった。
このような問題を改善するものとしては、第３図に断面
構成図で示すように複数のＭＯ８素子全同一の島８内に
搭載し、相互に共通したチャンネル電位用コンタクト１
７を設けた半導体装置が提案されているが、素子の微胛
化に伴なってコンタクト１７を構成するＮ＋＋Ｐ、Ｐ”
＋Ｎ拡散層の領域の占有面が無視し得ないものとなって
いた。
構成図で示すように複数のＭＯ８素子全同一の島８内に
搭載し、相互に共通したチャンネル電位用コンタクト１
７を設けた半導体装置が提案されているが、素子の微胛
化に伴なってコンタクト１７を構成するＮ＋＋Ｐ、Ｐ”
＋Ｎ拡散層の領域の占有面が無視し得ないものとなって
いた。
また、素子が完全に誘電体分離されているためにＰチャ
ンネルＭＯ８累子１５の島８内に蓄積された少数キャリ
アがトランジスタ特性にいわゆるキンク現象をもたらす
ため、゛回路設計上の制約となっていた。
ンネルＭＯ８累子１５の島８内に蓄積された少数キャリ
アがトランジスタ特性にいわゆるキンク現象をもたらす
ため、゛回路設計上の制約となっていた。
したがって本発明は、前述した従来の問題に鑑、みてな
されたものでめ９、その目的とするところは、高耐圧に
して低消費電力かつ高集積度化を可能にした誘竜体分離
構造全備えた相補形半導体装置を提供することにある。
されたものでめ９、その目的とするところは、高耐圧に
して低消費電力かつ高集積度化を可能にした誘竜体分離
構造全備えた相補形半導体装置を提供することにある。
このような目的を達成するために本発明は、支持基板中
に絶縁膜を介して絶縁分離された複数の島を設けるとと
もに、これらの島のうち少なくとも一つに島の底面に絶
縁膜が存在しない島を設け、該底面の絶縁膜が存在しな
い島の中に少なくとも１個のＰチャンネルＭＯ８素子の
いずれか一方が形成され、該底面の絶縁膜が存在する島
の中には前述のＭＯ８累子素子異なる導電形を有するチ
ャンネルのＭＯ８素子を形成したものでろる。
に絶縁膜を介して絶縁分離された複数の島を設けるとと
もに、これらの島のうち少なくとも一つに島の底面に絶
縁膜が存在しない島を設け、該底面の絶縁膜が存在しな
い島の中に少なくとも１個のＰチャンネルＭＯ８素子の
いずれか一方が形成され、該底面の絶縁膜が存在する島
の中には前述のＭＯ８累子素子異なる導電形を有するチ
ャンネルのＭＯ８素子を形成したものでろる。
次に図面を用いて本８明の実施例全詳細に説明する。
第４図は本発明による相補形半導体装置の一例を示す断
面構成図であｐ１前述の図と同一部分は同一符号を付す
。同図において、支持基板材Ｔの中には絶縁膜６′ｆ：
介して完全に絶縁分離された複数の島８と、底面のみに
絶縁膜６が存在しない１個の島８′とが形成されている
。そして、完全に絶縁分離された一方の島８にはＰ形ソ
ース９１゜Ｐ形ドレイン１０１ およびＰ形ゲート１１
１ からなる２組のＰチャンネルＭＯ８累子１５が形成
され、また底面に絶縁膜６が存在しない島８′にはＮ形
ソース９２．Ｎ形ドレイン１０２およびＮ形ゲート１１
２からなる１組のＮチャンネルＭＯ８素子１６が形成さ
れ、さらに完全に絶縁分離された他方の島８にはＮ形エ
ミッタ９３．Ｐ形ベース９４およびＮ形コレクタ１０２
からなるバイポーラ形ＮＰＮ ）ランジスタ１８が形成
されている。
面構成図であｐ１前述の図と同一部分は同一符号を付す
。同図において、支持基板材Ｔの中には絶縁膜６′ｆ：
介して完全に絶縁分離された複数の島８と、底面のみに
絶縁膜６が存在しない１個の島８′とが形成されている
。そして、完全に絶縁分離された一方の島８にはＰ形ソ
ース９１゜Ｐ形ドレイン１０１ およびＰ形ゲート１１
１ からなる２組のＰチャンネルＭＯ８累子１５が形成
され、また底面に絶縁膜６が存在しない島８′にはＮ形
ソース９２．Ｎ形ドレイン１０２およびＮ形ゲート１１
２からなる１組のＮチャンネルＭＯ８素子１６が形成さ
れ、さらに完全に絶縁分離された他方の島８にはＮ形エ
ミッタ９３．Ｐ形ベース９４およびＮ形コレクタ１０２
からなるバイポーラ形ＮＰＮ ）ランジスタ１８が形成
されている。
このような構成において、ＮチャンネルＭＯ８素子１５
を完全に絶縁分離した島８に、ＰチャンネルＭＯ８素子
１６を底面側に絶縁膜６の存在しない島８′にそれぞれ
分離して設けたことによって、ＰチャンネルＭＯ８索子
１６のチャンネル領域に電位全与える端子として支持基
板材Ｔ７１ｉｌ−利用することができる。また、このよ
うなＮチャンネルＭＯ８素子１６構造を採用することに
より、同図に示すようにＰチャンネルＭＯ８素子１５に
も別途コンタクト１７’（ｅ設けることができ、したが
って回路動作上、理想的なチャンネル電位を一括して与
えることができる。また、必要に応じてチャンネル電位
の相互に異なる素子毎に同一の島に収容すれば、任意の
閾値電圧を設定することも可能となる。また、同図に示
す構成によれば、ＰチャンネルＭＯ８素子１５に対して
は電極配線等を設けた第１の主面１９側から、Ｎチャン
ネルＭＯ８素子１６に対してはこれとは異なる第２の主
面２０側からそれぞれチャンネル電位を一括して与える
誘電体分離構造となるので、従来、チャンネル電位を与
えるために必要でめったコンタクト窓１３および電極配
線１４（第２図、第３図か照）等が不要となり１集積度
の向上が達成されるのみならず、これらの電位ケ与える
電源の電圧変動に起因するいわゆるラッチアップ動作の
発生がなくなる。
を完全に絶縁分離した島８に、ＰチャンネルＭＯ８素子
１６を底面側に絶縁膜６の存在しない島８′にそれぞれ
分離して設けたことによって、ＰチャンネルＭＯ８索子
１６のチャンネル領域に電位全与える端子として支持基
板材Ｔ７１ｉｌ−利用することができる。また、このよ
うなＮチャンネルＭＯ８素子１６構造を採用することに
より、同図に示すようにＰチャンネルＭＯ８素子１５に
も別途コンタクト１７’（ｅ設けることができ、したが
って回路動作上、理想的なチャンネル電位を一括して与
えることができる。また、必要に応じてチャンネル電位
の相互に異なる素子毎に同一の島に収容すれば、任意の
閾値電圧を設定することも可能となる。また、同図に示
す構成によれば、ＰチャンネルＭＯ８素子１５に対して
は電極配線等を設けた第１の主面１９側から、Ｎチャン
ネルＭＯ８素子１６に対してはこれとは異なる第２の主
面２０側からそれぞれチャンネル電位を一括して与える
誘電体分離構造となるので、従来、チャンネル電位を与
えるために必要でめったコンタクト窓１３および電極配
線１４（第２図、第３図か照）等が不要となり１集積度
の向上が達成されるのみならず、これらの電位ケ与える
電源の電圧変動に起因するいわゆるラッチアップ動作の
発生がなくなる。
また、同一チップ内に配設される複数の島に電位を与え
る配線の一部を支持基板材１で置換できるため、配線面
積の低減による集積度の向上も併せて達成することがで
きる。また、完全に誘電体分離された島の中に形成され
たＭＯ８素子は、チャンネル領域近傍に少数キャリアが
蓄積され易く、これによる入出力特性の変動、いわゆる
キンク現象が避けられなかったが、これは特にＮチャン
ネルＭ０８＄子において特に顕著となることが判明した
が、第４図に示すようにＮチャンネルＭＯ８素子１６？
：形成するＰ形の島８゛の底面側絶縁膜６を除くことに
より、少数キャリアの蓄積が激減し、キンク現象の発生
が皆無と力った。さらに誘電体構造を採用しているため
、ラッチアップ動作の発生の恐れがなく、高耐圧化か極
めて有利となる。これによって数百ボルト以上の耐圧と
低消費電力特性とを併せもつ相補形のＭＯ８素子を容易
に実現することができる。−１′だ、第４図で示したよ
うに相補形のＭＯ８素子を製作する不純物添加工程は、
バイポーラ形のトランジスタ１８１ｒｉ載することも可
能であり、バイポーラ形トランジスタ１８のもつ高速動
作および高駆動能力も同時に付加し得ることも可能とな
る。
る配線の一部を支持基板材１で置換できるため、配線面
積の低減による集積度の向上も併せて達成することがで
きる。また、完全に誘電体分離された島の中に形成され
たＭＯ８素子は、チャンネル領域近傍に少数キャリアが
蓄積され易く、これによる入出力特性の変動、いわゆる
キンク現象が避けられなかったが、これは特にＮチャン
ネルＭ０８＄子において特に顕著となることが判明した
が、第４図に示すようにＮチャンネルＭＯ８素子１６？
：形成するＰ形の島８゛の底面側絶縁膜６を除くことに
より、少数キャリアの蓄積が激減し、キンク現象の発生
が皆無と力った。さらに誘電体構造を採用しているため
、ラッチアップ動作の発生の恐れがなく、高耐圧化か極
めて有利となる。これによって数百ボルト以上の耐圧と
低消費電力特性とを併せもつ相補形のＭＯ８素子を容易
に実現することができる。−１′だ、第４図で示したよ
うに相補形のＭＯ８素子を製作する不純物添加工程は、
バイポーラ形のトランジスタ１８１ｒｉ載することも可
能であり、バイポーラ形トランジスタ１８のもつ高速動
作および高駆動能力も同時に付加し得ることも可能とな
る。
なお、前述した実施例においては、完全に絶縁分離され
た島８にＰチャンネルＭＯ８素子１５を、底面側に絶縁
膜６が存在しない島８？にＮチャンネルＭＯ８素子１６
ｔｌ−それぞれ設けた場合につかて説明したが、本発明
これに限定されるものではなく、絶縁分離された島８に
ＮチャンネルＭＯ８素子１６を、底面側に絶縁膜６が存
在しない島８ＩにＰチャンネルＭＯ８素子１５′ｆｔそ
れぞれ設けても前述と同様の効果が得られることは勿論
である。
た島８にＰチャンネルＭＯ８素子１５を、底面側に絶縁
膜６が存在しない島８？にＮチャンネルＭＯ８素子１６
ｔｌ−それぞれ設けた場合につかて説明したが、本発明
これに限定されるものではなく、絶縁分離された島８に
ＮチャンネルＭＯ８素子１６を、底面側に絶縁膜６が存
在しない島８ＩにＰチャンネルＭＯ８素子１５′ｆｔそ
れぞれ設けても前述と同様の効果が得られることは勿論
である。
また、前述した実施例において、底面側に絶縁膜６が存
在しない高８′の中にＮチャンネルＭＯ８素子１Ｂ’ｔ
１個のみ設けた場合について説明したが、本発明はこれ
に限定されるものではなく、ＭＯ８累子０特徴を生かし
て複数個のＮチャンネルＭＯ８素子１６を設けても前述
と全く同様の効果が得られることは言う壕でもない。
在しない高８′の中にＮチャンネルＭＯ８素子１Ｂ’ｔ
１個のみ設けた場合について説明したが、本発明はこれ
に限定されるものではなく、ＭＯ８累子０特徴を生かし
て複数個のＮチャンネルＭＯ８素子１６を設けても前述
と全く同様の効果が得られることは言う壕でもない。
次に本発明による相補形半導体装置の製造方法の一例を
説明する。
説明する。
第５図（ａ）〜（ｅ）は本発明による相補形半導体装置
の製造方法の一例を示す要部断面工程図でめｐ１前述の
図と同一部分は同一符号を付す。同図において、まず、
同図（ａ）に示すようにＳｉからなるＮ形基板１０表面
にＡ８をドーズ量ｌＸ１Ｏｃｒｎの割合でイオン注入し
てシート抵抗５０Ω／口の埋込層２を形成する。この場
合、この埋込層２は将来底面側の絶縁膜６を除く島８′
を形成する部位には設けないことが得策である。次にそ
の表面にＳｔ基板１加工用の第１のマスク材層３および
第２のマスク材層３１をそれぞれ形成し、フォトリング
ラフィ技術により分離に必要な溝エッチ窓４を形成する
。この場合、第１のマスク材層３１″ｉ例えば膜厚約５
００ＯＡの８１０２膜で形成し、一方第２のマスク材層
３１は膜厚約５００Ｘの５１０２膜、膜厚約１２０ＯＡ
のＳｉ３Ｎ４膜および膜厚約５００ＯＡのＣＡＪ、Ｄ
５ｉＯｚ膜を積層して形成する複合マスク材層とする。
の製造方法の一例を示す要部断面工程図でめｐ１前述の
図と同一部分は同一符号を付す。同図において、まず、
同図（ａ）に示すようにＳｉからなるＮ形基板１０表面
にＡ８をドーズ量ｌＸ１Ｏｃｒｎの割合でイオン注入し
てシート抵抗５０Ω／口の埋込層２を形成する。この場
合、この埋込層２は将来底面側の絶縁膜６を除く島８′
を形成する部位には設けないことが得策である。次にそ
の表面にＳｔ基板１加工用の第１のマスク材層３および
第２のマスク材層３１をそれぞれ形成し、フォトリング
ラフィ技術により分離に必要な溝エッチ窓４を形成する
。この場合、第１のマスク材層３１″ｉ例えば膜厚約５
００ＯＡの８１０２膜で形成し、一方第２のマスク材層
３１は膜厚約５００Ｘの５１０２膜、膜厚約１２０ＯＡ
のＳｉ３Ｎ４膜および膜厚約５００ＯＡのＣＡＪ、Ｄ
５ｉＯｚ膜を積層して形成する複合マスク材層とする。
次にＫＯＨ水溶液およびアルコールの混合液からなるア
ルカリエツチング液等でいわゆる異方性エツチングを行
なって同図（ｂ）に示すように基板１に分離溝５を形成
する。
ルカリエツチング液等でいわゆる異方性エツチングを行
なって同図（ｂ）に示すように基板１に分離溝５を形成
する。
次に第１のマスク材層３を除去する。このとき第２のマ
スク材層３１ （Ｄ Ｃ，Ｖ、Ｄ Ｓｉ０ｇ膜も併せて
除去される。次にウエツ）Ｃｈガス中で約１１００℃、
約５時間の熱酸化全行なって第２のマスク材層３１を除
く部位に同図（ｃ）に示すように膜厚約１．５μｍの５
ｉＯｚ膜からなる絶縁膜６を形成する。
スク材層３１ （Ｄ Ｃ，Ｖ、Ｄ Ｓｉ０ｇ膜も併せて
除去される。次にウエツ）Ｃｈガス中で約１１００℃、
約５時間の熱酸化全行なって第２のマスク材層３１を除
く部位に同図（ｃ）に示すように膜厚約１．５μｍの５
ｉＯｚ膜からなる絶縁膜６を形成する。
この場合、同図（ｂ）で示す第２のマスク材層３１で覆
われた埋込層２の表面には５ｉｓＮｉ膜が形成されてお
り、この５ｉｓＮ４膜が耐酸化性であるため前述しｆ？
：、５１０ｍ膜〃）らなる絶縁膜６は形成されない。次
にこの基板１を熟リン酸液中に浸漬して第２のマスク材
層３１のＳ ｉ ｓ Ｎ４膜をエツチング除去し、引き
続き希弗酸中でエツチングを行なって前述した膜厚約１
．５μｍのＳｉ０ｇ膜からなる絶縁膜６を薄くすること
なく、第２のマスク材層３１の膜厚約５００Ｘの８１（
ｈ膜を除去する。ここで、発明者らの実験によれば、４
ｗｔ％のＨＦ水溶液で約８分間エツチングすれば、第２
のマスク材層３１の残存５ｉｏ２膜か除去されて埋込層
２を露出させることがてきた。この場合、絶縁膜６の膜
厚は約１，４μｍＴ、％つた。引き続き、この絶ＩＭ膜
６および露出した基板１上からＰ形の不純物であるボロ
ンを、例えばＢＮ ＆からの気相拡散（Ｎ：ガス中で約
１０００℃、約３０分）で表面濃度が１×１Ｏｃｒｎ
程度となるように添加する。この場合、このボロンは後
述する多結晶シリコンの堆積および表面絶縁保護膜の成
長に必要とする熱処理工程で高中に拡散し、この島の導
電形ｋＮ形からＰ形に変え、前記第４図に示したよりな
相補形の島が実現される。次にこの絶縁膜６および露出
した基板１上にＳｉ約５００μｍの厚さに堆積して支持
基板材７を形成する。この場合、絶縁膜６が形成されな
い基板１上には単結晶層７１が、絶縁膜６が形成された
面には多結晶層７２がそれぞれ形成される。この過程は
極めて高い温度と長い時間を必要とするため、前述した
不純物のボロンが単結晶層７１内に拡散してくることに
なるが、これは後述するように本発明の効果を増進させ
るものであり、何ら不都合を生じないことに注意すべき
でおる。壕だ、必要に応じて堆積する支持基板材７にボ
ロン等の不純物の添加を行なって抵抗値を下げることも
効果的な手段である。次に同図（ｄ）に示すように基板
１の背面全研磨おるいはエツチング等により基板１の除
去を行なって絶縁膜６を露出させる。これによって基板
１の一部でめった半導体領域が絶縁膜６で囲まれた島８
．８′が形成され、これらの島８．８′は相互に絶縁分
離されることになる。この場合、前述した第２のマスク
材層３１が形成された領域には絶縁膜６の底面が存在し
ない島８′が形成され、支持基板材７と電気的に接続さ
れることになる。次に同図（ｅ）に示すようにこれらの
島８，８′に不純物添加を行なってソース（９１および
９２）、ドレイン（１０１および１０２）、ゲート（１
１１および１１２）、コンタクト窓１３２表面絶縁保―
膜１２および素子相互全電気的に接続する電極配線１４
をそれぞれ形成【−て半導体装ｆｉｔを完成する。
われた埋込層２の表面には５ｉｓＮｉ膜が形成されてお
り、この５ｉｓＮ４膜が耐酸化性であるため前述しｆ？
：、５１０ｍ膜〃）らなる絶縁膜６は形成されない。次
にこの基板１を熟リン酸液中に浸漬して第２のマスク材
層３１のＳ ｉ ｓ Ｎ４膜をエツチング除去し、引き
続き希弗酸中でエツチングを行なって前述した膜厚約１
．５μｍのＳｉ０ｇ膜からなる絶縁膜６を薄くすること
なく、第２のマスク材層３１の膜厚約５００Ｘの８１（
ｈ膜を除去する。ここで、発明者らの実験によれば、４
ｗｔ％のＨＦ水溶液で約８分間エツチングすれば、第２
のマスク材層３１の残存５ｉｏ２膜か除去されて埋込層
２を露出させることがてきた。この場合、絶縁膜６の膜
厚は約１，４μｍＴ、％つた。引き続き、この絶ＩＭ膜
６および露出した基板１上からＰ形の不純物であるボロ
ンを、例えばＢＮ ＆からの気相拡散（Ｎ：ガス中で約
１０００℃、約３０分）で表面濃度が１×１Ｏｃｒｎ
程度となるように添加する。この場合、このボロンは後
述する多結晶シリコンの堆積および表面絶縁保護膜の成
長に必要とする熱処理工程で高中に拡散し、この島の導
電形ｋＮ形からＰ形に変え、前記第４図に示したよりな
相補形の島が実現される。次にこの絶縁膜６および露出
した基板１上にＳｉ約５００μｍの厚さに堆積して支持
基板材７を形成する。この場合、絶縁膜６が形成されな
い基板１上には単結晶層７１が、絶縁膜６が形成された
面には多結晶層７２がそれぞれ形成される。この過程は
極めて高い温度と長い時間を必要とするため、前述した
不純物のボロンが単結晶層７１内に拡散してくることに
なるが、これは後述するように本発明の効果を増進させ
るものであり、何ら不都合を生じないことに注意すべき
でおる。壕だ、必要に応じて堆積する支持基板材７にボ
ロン等の不純物の添加を行なって抵抗値を下げることも
効果的な手段である。次に同図（ｄ）に示すように基板
１の背面全研磨おるいはエツチング等により基板１の除
去を行なって絶縁膜６を露出させる。これによって基板
１の一部でめった半導体領域が絶縁膜６で囲まれた島８
．８′が形成され、これらの島８．８′は相互に絶縁分
離されることになる。この場合、前述した第２のマスク
材層３１が形成された領域には絶縁膜６の底面が存在し
ない島８′が形成され、支持基板材７と電気的に接続さ
れることになる。次に同図（ｅ）に示すようにこれらの
島８，８′に不純物添加を行なってソース（９１および
９２）、ドレイン（１０１および１０２）、ゲート（１
１１および１１２）、コンタクト窓１３２表面絶縁保―
膜１２および素子相互全電気的に接続する電極配線１４
をそれぞれ形成【−て半導体装ｆｉｔを完成する。
以上説明したように本発明によれは、低消費電力化に有
利な相補形のＭＯ８素子全搭載でき、しかもラッチアッ
プ動作の発生が皆無となる。また、Ｐ形およびＮ形Ｍ’
Ｏ８素子のチャンネル電位をそれぞれ独立して１−かも
小さな占有面積で与えることができるので、トランジス
タ特性の改善と集積度の向上とが併ぜて達成することが
できる。さらには基本構造が誘電体分離となるため、高
耐圧特性の実現も容易でロシ、バイポーラ形の素子の搭
載も可能となるため、駆動能力にも優れた半導体装置が
得られるという極めて優れた効果を有する。
利な相補形のＭＯ８素子全搭載でき、しかもラッチアッ
プ動作の発生が皆無となる。また、Ｐ形およびＮ形Ｍ’
Ｏ８素子のチャンネル電位をそれぞれ独立して１−かも
小さな占有面積で与えることができるので、トランジス
タ特性の改善と集積度の向上とが併ぜて達成することが
できる。さらには基本構造が誘電体分離となるため、高
耐圧特性の実現も容易でロシ、バイポーラ形の素子の搭
載も可能となるため、駆動能力にも優れた半導体装置が
得られるという極めて優れた効果を有する。
第１図（ａ）〜（ｅ）およびｍ２図は従来の半導体装置
の製造方法およびその構造を示す断面図、第３図は提案
されている半導体装置の一例を示す断面図、第４図は本
発明による相補形半導体装置の一例を示す断面図、第５
図（ａ）〜（ｅ）は本発明による相補形半導体装置の製
造方法の一例を示す要部断面工程図”である。 １・・・・半導体基板、２・φ・１埋込層、３・・・・
マスク材層、３１・・・・複合マスク材層、４・・・・
溝エッチ窓、５・・・・分離溝、６・・・・絶縁膜、７
・・・・支持基板材、７１・・・・単結晶層、Ｔ２・・
・・多結晶層、８゜８′ ・・会赤Ｌ ９−−−−７−
ス、９１”拳・、Ｐ形ソース、９２−＠中−Ｎ形ソース
、１Ｇ−・・・ドレイン、１０１ ・・豐・Ｐ形ソース
、１０２ ・・・・Ｎ形ソース、１１ 會・・・ゲート
、１１１−−−−Ｐ形ゲート、１１２ −−−−Ｎ形ゲ
ート、１３・・・・コンタクト窓、１４・Φ・・電極配
線、１５・・・・ＮチャンネルＭＯ８へ Ｊ、’％ｌ １６・・・・ＰチャンネルＭＯ８素子、Ｉ
、、７ １７・・・・チャンネル電位用コンタクト、１８・・曽
・バイポーラ形トランジスタ、１９・・Φ・第１の工面
、２０・・・・第２の工面。 特許出願人 日本電信電話公社 代理人 山川政樹 １７−
の製造方法およびその構造を示す断面図、第３図は提案
されている半導体装置の一例を示す断面図、第４図は本
発明による相補形半導体装置の一例を示す断面図、第５
図（ａ）〜（ｅ）は本発明による相補形半導体装置の製
造方法の一例を示す要部断面工程図”である。 １・・・・半導体基板、２・φ・１埋込層、３・・・・
マスク材層、３１・・・・複合マスク材層、４・・・・
溝エッチ窓、５・・・・分離溝、６・・・・絶縁膜、７
・・・・支持基板材、７１・・・・単結晶層、Ｔ２・・
・・多結晶層、８゜８′ ・・会赤Ｌ ９−−−−７−
ス、９１”拳・、Ｐ形ソース、９２−＠中−Ｎ形ソース
、１Ｇ−・・・ドレイン、１０１ ・・豐・Ｐ形ソース
、１０２ ・・・・Ｎ形ソース、１１ 會・・・ゲート
、１１１−−−−Ｐ形ゲート、１１２ −−−−Ｎ形ゲ
ート、１３・・・・コンタクト窓、１４・Φ・・電極配
線、１５・・・・ＮチャンネルＭＯ８へ Ｊ、’％ｌ １６・・・・ＰチャンネルＭＯ８素子、Ｉ
、、７ １７・・・・チャンネル電位用コンタクト、１８・・曽
・バイポーラ形トランジスタ、１９・・Φ・第１の工面
、２０・・・・第２の工面。 特許出願人 日本電信電話公社 代理人 山川政樹 １７−
Claims (1)
- 【特許請求の範囲】 支持基板中に絶縁膜全弁【２て形成された複数の第１の
島と、前記支持基板中に絶縁膜を介して形成されかつ底
面側に該絶縁膜が形成されない第２の島と、前記第２の
島の中に形成された少なくとも１個のＰチャンネルＭＯ
８素子もしくはＮチャンネルＭＯ８素子と、前記第１の
島の中に形成された前記ＭＯ８素子とは異なる導電形を
有するチャンネル全音するＭ’Ｏ８素子と全備えたこと
を特徴とする相補形半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58197524A JPS6089957A (ja) | 1983-10-24 | 1983-10-24 | 相補形半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58197524A JPS6089957A (ja) | 1983-10-24 | 1983-10-24 | 相補形半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6089957A true JPS6089957A (ja) | 1985-05-20 |
| JPH0530074B2 JPH0530074B2 (ja) | 1993-05-07 |
Family
ID=16375895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58197524A Granted JPS6089957A (ja) | 1983-10-24 | 1983-10-24 | 相補形半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6089957A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179341A (ja) * | 1988-01-06 | 1989-07-17 | Hitachi Ltd | 複合絶縁分離基板およびその製造方法 |
| JPH0290546A (ja) * | 1988-09-27 | 1990-03-30 | Matsushita Electric Works Ltd | 絶縁層分離基板の製造方法 |
| JP2012521646A (ja) * | 2009-03-26 | 2012-09-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | スルーウェハ・ビアのラッチアップ・ガードリングを用いるラッチアップ改善のための構造体及び方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5098790A (ja) * | 1973-12-27 | 1975-08-06 | ||
| JPS5840852A (ja) * | 1981-09-03 | 1983-03-09 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
| JPS5840851A (ja) * | 1981-09-03 | 1983-03-09 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
| JPS5919347A (ja) * | 1982-07-23 | 1984-01-31 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその製造方法 |
| JPS59208851A (ja) * | 1983-05-13 | 1984-11-27 | Hitachi Ltd | 半導体装置とその製造法 |
-
1983
- 1983-10-24 JP JP58197524A patent/JPS6089957A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5098790A (ja) * | 1973-12-27 | 1975-08-06 | ||
| JPS5840852A (ja) * | 1981-09-03 | 1983-03-09 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
| JPS5840851A (ja) * | 1981-09-03 | 1983-03-09 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
| JPS5919347A (ja) * | 1982-07-23 | 1984-01-31 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその製造方法 |
| JPS59208851A (ja) * | 1983-05-13 | 1984-11-27 | Hitachi Ltd | 半導体装置とその製造法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179341A (ja) * | 1988-01-06 | 1989-07-17 | Hitachi Ltd | 複合絶縁分離基板およびその製造方法 |
| JPH0290546A (ja) * | 1988-09-27 | 1990-03-30 | Matsushita Electric Works Ltd | 絶縁層分離基板の製造方法 |
| JP2012521646A (ja) * | 2009-03-26 | 2012-09-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | スルーウェハ・ビアのラッチアップ・ガードリングを用いるラッチアップ改善のための構造体及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0530074B2 (ja) | 1993-05-07 |
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