JPH0695553B2 - ゲート・アレイ - Google Patents
ゲート・アレイInfo
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- JPH0695553B2 JPH0695553B2 JP58502447A JP50244783A JPH0695553B2 JP H0695553 B2 JPH0695553 B2 JP H0695553B2 JP 58502447 A JP58502447 A JP 58502447A JP 50244783 A JP50244783 A JP 50244783A JP H0695553 B2 JPH0695553 B2 JP H0695553B2
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- JP
- Japan
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- power
- gate array
- columns
- buses
- output
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一般的に云えば、ゲート・アレイに関する。
ゲート・アレイは、数百あるいは数千の未接続のトラン
ジスタ−レベルのゲート・セルの一様のパターン（unif
orm pattern）である。プロセスの最終段階で実行され
る層間レベルコンタクト（interlevel contacts）と層
間レベルルーティング（径路接続）を介するセルの接続
のための手段を設計者に容易に提供することによって、
数多くのカスタム回路を基本ゲート・アレイから形成す
ることができるであろう。ゲート・セルは、典型的に
は、電力（パワー）バスおよび接地バスとは異なるレベ
ル上に配置されるので、ゲート・アレイの基本的な設計
目的は、ゲート・セルを電力バスおよび接地バスに容易
にアクセスし得るようにすることである。しかしなが
ら、数百あるいは数千のトランジスタが１個のアレイ内
に接続される場合には、上記トランジスタが同時にスイ
ッチするとき、上記アレイの特定の場所では、非常に大
きい電流スパイクが発生することがある。電力バスの径
路がトランジスタに接近して配置されていないときは、
ノイズは内部のノード上に存在し、ゲート・アレイ・セ
ル内において論理的な誤り（エラー）（logic errors）
を生ずることとなろう。ゲート・アレイの入力部に電流
スパイクが存在するときには、これらのスパイクは、ま
た、ゲート・アレイの内部の部分において論理エラーを
発生させるであろう。エレクトロニクス（Electronic
s）誌、１月13日号（1981年）のヨーダー（Yoder）によ
る論文“CMOS Uncommitted Logic Arrays Are Part-Dig
ital,Part-Analog"の第166頁に記載されているように、
いくつかのゲート・アレイにおいては、ディジタル回路
からのアナログ回路雑音を最小とするために、別々に分
離されたディジタル用及びアナログ用電力分配バス及び
接地分配バスを利用している。しかしながら、このよう
なゲート・アレイが、アレイの側部（side）に多数の入
力／出力セルを有するときは、出力における大きい電流
スパイクは、やはり、内部のディジタル回路内にノイズ
・エラーを発生させる。
ジスタ−レベルのゲート・セルの一様のパターン（unif
orm pattern）である。プロセスの最終段階で実行され
る層間レベルコンタクト（interlevel contacts）と層
間レベルルーティング（径路接続）を介するセルの接続
のための手段を設計者に容易に提供することによって、
数多くのカスタム回路を基本ゲート・アレイから形成す
ることができるであろう。ゲート・セルは、典型的に
は、電力（パワー）バスおよび接地バスとは異なるレベ
ル上に配置されるので、ゲート・アレイの基本的な設計
目的は、ゲート・セルを電力バスおよび接地バスに容易
にアクセスし得るようにすることである。しかしなが
ら、数百あるいは数千のトランジスタが１個のアレイ内
に接続される場合には、上記トランジスタが同時にスイ
ッチするとき、上記アレイの特定の場所では、非常に大
きい電流スパイクが発生することがある。電力バスの径
路がトランジスタに接近して配置されていないときは、
ノイズは内部のノード上に存在し、ゲート・アレイ・セ
ル内において論理的な誤り（エラー）（logic errors）
を生ずることとなろう。ゲート・アレイの入力部に電流
スパイクが存在するときには、これらのスパイクは、ま
た、ゲート・アレイの内部の部分において論理エラーを
発生させるであろう。エレクトロニクス（Electronic
s）誌、１月13日号（1981年）のヨーダー（Yoder）によ
る論文“CMOS Uncommitted Logic Arrays Are Part-Dig
ital,Part-Analog"の第166頁に記載されているように、
いくつかのゲート・アレイにおいては、ディジタル回路
からのアナログ回路雑音を最小とするために、別々に分
離されたディジタル用及びアナログ用電力分配バス及び
接地分配バスを利用している。しかしながら、このよう
なゲート・アレイが、アレイの側部（side）に多数の入
力／出力セルを有するときは、出力における大きい電流
スパイクは、やはり、内部のディジタル回路内にノイズ
・エラーを発生させる。
第１図は、本発明の先行技術を模式的に示した図であ
る。即ち、特開昭57−121250号公報において開示されて
いるゲート・アレイを模式的に示したものである。特
に、第１図の先行技術においては、列202,204および内
部セル206,208のように、複数の個別回路の列あるいは
セルの列が存在する。また、出力セル212などの複数の
出力セルも存在する。チップ全体は２本の主要電源線あ
るいは電力バスNo.1及び電力バスNo.2と示されている電
力バスから電力の供給を行っている。内部セル206,208
及び出力セル212はいずれも同一の電力バスに接続され
ている。従って、内部セルはノイズ及び出力セル212を
介して電力バス上に結合している電圧スパイク（voltag
e spikes）に作用されやすい。
る。即ち、特開昭57−121250号公報において開示されて
いるゲート・アレイを模式的に示したものである。特
に、第１図の先行技術においては、列202,204および内
部セル206,208のように、複数の個別回路の列あるいは
セルの列が存在する。また、出力セル212などの複数の
出力セルも存在する。チップ全体は２本の主要電源線あ
るいは電力バスNo.1及び電力バスNo.2と示されている電
力バスから電力の供給を行っている。内部セル206,208
及び出力セル212はいずれも同一の電力バスに接続され
ている。従って、内部セルはノイズ及び出力セル212を
介して電力バス上に結合している電圧スパイク（voltag
e spikes）に作用されやすい。
反対に、本発明はゲート・アレイ・チップの外縁にある
出力セルに使用される電力バスよりむしろ、ゲート・ア
レイの内部回路用の電気的に独立した電力バス構成に特
徴を有する。特に、本発明のもたらす優位点は、出力セ
ルでチップに結合している電源の変化に対して内部回路
を絶縁することができることである。また、後に詳細に
述べる本発明の実施例を示す第２図において、内部（I
N）電力バスのセット及び外部（OUT）電力バスのセット
からなる異なる２つのセットを有する点に特徴を有す
る。出力電力バス34,30,32は出力セル用の外部電力バス
である。入力／内部論理電力バス22,24は内部ゲート・
アレイ・セル用の内部電力バスである。
出力セルに使用される電力バスよりむしろ、ゲート・ア
レイの内部回路用の電気的に独立した電力バス構成に特
徴を有する。特に、本発明のもたらす優位点は、出力セ
ルでチップに結合している電源の変化に対して内部回路
を絶縁することができることである。また、後に詳細に
述べる本発明の実施例を示す第２図において、内部（I
N）電力バスのセット及び外部（OUT）電力バスのセット
からなる異なる２つのセットを有する点に特徴を有す
る。出力電力バス34,30,32は出力セル用の外部電力バス
である。入力／内部論理電力バス22,24は内部ゲート・
アレイ・セル用の内部電力バスである。
第１図に示した先行技術と本発明との明確な構成上の相
違は、第１図には単一電力バス構成だけが存在すること
である。先行技術の詳細な説明よりそれぞれにおいて明
らかであるように、電気的につながっている同一の電力
バス6,9,7は、チップ８に含まれるすべての回路構成部
分に電力を供給するために使用される。従って、チップ
８内の回路構成部分はすべてノイズや電源変化の影響を
受けやすい。反対に、本発明は、外部電源からチップに
結合される電力バス電圧の変化から、内部回路を電気的
に絶縁する機能を果たす。従って、先行技術と本発明と
の構成上の差異は明らかである。
違は、第１図には単一電力バス構成だけが存在すること
である。先行技術の詳細な説明よりそれぞれにおいて明
らかであるように、電気的につながっている同一の電力
バス6,9,7は、チップ８に含まれるすべての回路構成部
分に電力を供給するために使用される。従って、チップ
８内の回路構成部分はすべてノイズや電源変化の影響を
受けやすい。反対に、本発明は、外部電源からチップに
結合される電力バス電圧の変化から、内部回路を電気的
に絶縁する機能を果たす。従って、先行技術と本発明と
の構成上の差異は明らかである。
本発明の１つの目的は、改良された電力バス径路を有す
るゲート・アレイを提供することである。
るゲート・アレイを提供することである。
本発明の他の目的は、既存の電力バス径路に実質的変更
を加えることなく、ゲート・アレイ内のトランジスタ・
セルに対する電流の供給の能力を増加したゲート・アレ
イを提供することにある。
を加えることなく、ゲート・アレイ内のトランジスタ・
セルに対する電流の供給の能力を増加したゲート・アレ
イを提供することにある。
本発明の他の目的は、内部回路内に存在するノイズを減
少化し、また、トランジスタのスイッチングから生ずる
電流スパイクの存在を減少化する改良されたゲート・ア
レイを提供することである。
少化し、また、トランジスタのスイッチングから生ずる
電流スパイクの存在を減少化する改良されたゲート・ア
レイを提供することである。
さらに、本発明の他の目的は、入力／出力セルにおける
ノイズを内部回路から絶縁分離する改良されたゲート・
アレイを提供することである。
ノイズを内部回路から絶縁分離する改良されたゲート・
アレイを提供することである。
本発明の上記の目的および他の目的、および本発明の利
点を達成するために、複数のトランジスタ・セルのｎ個
の平行な列（column）（ここにｎは整数）を有するゲー
ト・アレイが１つの形式において提供されている。好ま
しい形式においては、各列は、その列の端から端まで延
長しトランジスタ・セルに対して電力を供給する第１及
び第２の電力バスを有する。この第１及び第２の電力バ
スは第１及び第２の電圧ポテンシャル線（電位ライン）
に結合されている。一対の出力電力バスが、前記ｎ個の
列のうちの第１番目の列及び第ｎ番目の列の両方の外側
に平行に配置されている。出力電力バスの各対は、実質
的に前記ｎ個の列に平行であって、第１及び第２の電圧
ポテンシャル線（電位ライン）に結合されている。第１
及び第２の入力／内部論理電力バスの形式において分離
電力バスは、実質的に前記ｎ個の列の周囲を回り、か
つ、前記ｎ個の列と出力電力バスとの間を延長してい
る。付加的に説明すると、少くとも１個の電力線が、実
質的にｎ個の列に垂直に延長し、入力／内部電力バスを
各列の第１及び第２の電力バスと接続し、トランジスタ
・セルに対する電流供給能力を増大するようにしてい
る。
点を達成するために、複数のトランジスタ・セルのｎ個
の平行な列（column）（ここにｎは整数）を有するゲー
ト・アレイが１つの形式において提供されている。好ま
しい形式においては、各列は、その列の端から端まで延
長しトランジスタ・セルに対して電力を供給する第１及
び第２の電力バスを有する。この第１及び第２の電力バ
スは第１及び第２の電圧ポテンシャル線（電位ライン）
に結合されている。一対の出力電力バスが、前記ｎ個の
列のうちの第１番目の列及び第ｎ番目の列の両方の外側
に平行に配置されている。出力電力バスの各対は、実質
的に前記ｎ個の列に平行であって、第１及び第２の電圧
ポテンシャル線（電位ライン）に結合されている。第１
及び第２の入力／内部論理電力バスの形式において分離
電力バスは、実質的に前記ｎ個の列の周囲を回り、か
つ、前記ｎ個の列と出力電力バスとの間を延長してい
る。付加的に説明すると、少くとも１個の電力線が、実
質的にｎ個の列に垂直に延長し、入力／内部電力バスを
各列の第１及び第２の電力バスと接続し、トランジスタ
・セルに対する電流供給能力を増大するようにしてい
る。
従って、本発明の構成は以下に示す通りである。即ち、
本発明は、 複数個のトランジスタ・セル（12,14,16）を含み、それ
ぞれ第１及び第２の入力／内部論理電力バス（22,24）
に結合され、かつ実質的に各々に沿って延長するｎが整
数であるｎ本の列（26,28）を具えるゲート・アレイ（1
0）であって、 前記ｎ本の列（26,28）に対して実質的に垂直に交差し
て延長し、複数の列の第１及び第２の電力バス（18,2
0）をそれぞれ前記第１及び第２の入力／内部論理電力
バス（22,24）に結合して複数のトランジスタ・セル（1
2,14,16）に対する電流供給能力を増大し、前記複数本
の列のうち任意の１本の単一の列において、複数個のト
ランジスタ・セルが実質的に同時にスイッチされる場合
に、この１本の列中のトランジスタ・セルで発生する電
圧降下を最小にする電力線（36）と、 ゲート・アレイ（10）の１もしくはそれ以上の側辺に沿
って配置される複数個の出力セル（42）と、 前記ゲート・アレイ（10）の外側周辺に沿って配置さ
れ、トランジスタ・セル（12,14,16）に対して電力を供
給する第１及び第２の入力／内部論理電力バス（22,2
4）とは絶縁分離している出力セル（42）に対して外部
電流スパイクが結合されることを防止する出力電力バス
（30,32）とを具備することを特徴とするゲート・アレ
イ（10）としての構成を有する。
本発明は、 複数個のトランジスタ・セル（12,14,16）を含み、それ
ぞれ第１及び第２の入力／内部論理電力バス（22,24）
に結合され、かつ実質的に各々に沿って延長するｎが整
数であるｎ本の列（26,28）を具えるゲート・アレイ（1
0）であって、 前記ｎ本の列（26,28）に対して実質的に垂直に交差し
て延長し、複数の列の第１及び第２の電力バス（18,2
0）をそれぞれ前記第１及び第２の入力／内部論理電力
バス（22,24）に結合して複数のトランジスタ・セル（1
2,14,16）に対する電流供給能力を増大し、前記複数本
の列のうち任意の１本の単一の列において、複数個のト
ランジスタ・セルが実質的に同時にスイッチされる場合
に、この１本の列中のトランジスタ・セルで発生する電
圧降下を最小にする電力線（36）と、 ゲート・アレイ（10）の１もしくはそれ以上の側辺に沿
って配置される複数個の出力セル（42）と、 前記ゲート・アレイ（10）の外側周辺に沿って配置さ
れ、トランジスタ・セル（12,14,16）に対して電力を供
給する第１及び第２の入力／内部論理電力バス（22,2
4）とは絶縁分離している出力セル（42）に対して外部
電流スパイクが結合されることを防止する出力電力バス
（30,32）とを具備することを特徴とするゲート・アレ
イ（10）としての構成を有する。
或いはまた、第１番目の列から第ｎ番目の列の前記ｎ本
の列（26,28）に対して実質的に垂直に交差して延長し
かつ実質的に等距離離間して配置された第１、第２及び
第３の３本の電力線（36,38,40）を含み、前記第２の電
力線（38）は前記第１の電力（36）及び第３の電力線
（40）の間に配置され、前記第２の電力線（38）の幅は
実質的に前記第１の電力線（36）及び第３の電力線（4
0）の幅よりも大きいことを特徴とするゲート・アレイ
（10）であって、 前記３本の電力線（36,38,40）は、前記複数個のトラン
ジスタ・セル（12,14,16）に対する電流供給能力を増大
することによって、前記ゲート・アレイ（10）の内部動
作によって生ずる前記第１及び第２の電力バスにおける
電流スパイクを最小化し、前記第１及び第２電力バスの
実効抵抗を減少することを特徴とするゲート・アレイ
（10）としての構成を有する。
の列（26,28）に対して実質的に垂直に交差して延長し
かつ実質的に等距離離間して配置された第１、第２及び
第３の３本の電力線（36,38,40）を含み、前記第２の電
力線（38）は前記第１の電力（36）及び第３の電力線
（40）の間に配置され、前記第２の電力線（38）の幅は
実質的に前記第１の電力線（36）及び第３の電力線（4
0）の幅よりも大きいことを特徴とするゲート・アレイ
（10）であって、 前記３本の電力線（36,38,40）は、前記複数個のトラン
ジスタ・セル（12,14,16）に対する電流供給能力を増大
することによって、前記ゲート・アレイ（10）の内部動
作によって生ずる前記第１及び第２の電力バスにおける
電流スパイクを最小化し、前記第１及び第２電力バスの
実効抵抗を減少することを特徴とするゲート・アレイ
（10）としての構成を有する。
或いはまた、出力電力バス（30,32）は更に、ゲート・
アレイ（10）の周囲を完全に取り囲むように配置された
第１の出力電力バス（34）と、 互いに平行でかつ第１の出力電力バス（34）と前記第１
番目（26）と第ｎ番目（28）の列との間にそれぞれ配置
された第２（30）及び第３の出力電力バス（32）とを含
み、 第１の出力電力バス（34）は第１の電圧ポテンシャルV
SSを供給しかつ前記第２（30）及び第３の出力電力バス
（32）が各々第２の電圧ポテンシャルVDDを供給するこ
とを特徴とするゲート・アレイ（10）としての構成を有
する。
アレイ（10）の周囲を完全に取り囲むように配置された
第１の出力電力バス（34）と、 互いに平行でかつ第１の出力電力バス（34）と前記第１
番目（26）と第ｎ番目（28）の列との間にそれぞれ配置
された第２（30）及び第３の出力電力バス（32）とを含
み、 第１の出力電力バス（34）は第１の電圧ポテンシャルV
SSを供給しかつ前記第２（30）及び第３の出力電力バス
（32）が各々第２の電圧ポテンシャルVDDを供給するこ
とを特徴とするゲート・アレイ（10）としての構成を有
する。
或いはまた、前記ｎ本の列の各々の前記第１及び第２の
電力バス（18,20）は第１の導電層上に径路設定され、
前記電力線（36）は第２導電層上に径路設定されかつ前
記第１導電層から誘電体層によって絶縁分離されたこと
を特徴とするゲート・アレイ（10）としての構成を有す
る。
電力バス（18,20）は第１の導電層上に径路設定され、
前記電力線（36）は第２導電層上に径路設定されかつ前
記第１導電層から誘電体層によって絶縁分離されたこと
を特徴とするゲート・アレイ（10）としての構成を有す
る。
或いはまた、実質的に前記ｎ本の列に対して垂直に交差
して延長し、かつ前記ゲート・アレイ（10）を４つのセ
クションに分割するように空間的に離隔して配置して前
記複数個のトランジスタ・セルに対する電流供給能力を
増大することによって前記ｎ本の列中の任意の１本の列
中のトランジスタ・セルで発生する電圧降下を更に最小
化する第２の電力線（38）及び第３の電力線（40）を含
むことを特徴とするゲート・アレイ（10）としての構成
を有する。
して延長し、かつ前記ゲート・アレイ（10）を４つのセ
クションに分割するように空間的に離隔して配置して前
記複数個のトランジスタ・セルに対する電流供給能力を
増大することによって前記ｎ本の列中の任意の１本の列
中のトランジスタ・セルで発生する電圧降下を更に最小
化する第２の電力線（38）及び第３の電力線（40）を含
むことを特徴とするゲート・アレイ（10）としての構成
を有する。
本発明の上記及び他の目的、特徴及び利点は、添付した
図面に関連して述べられる次の詳細な説明から、さらに
明確に理解されるであろう。
図面に関連して述べられる次の詳細な説明から、さらに
明確に理解されるであろう。
図面の簡単な説明 第１図は先行技術としてのゲート・アレイの模式的構成
図を示し、第２図は、本発明の好ましい実施例に従って
構成されたゲート・アレイを図式表示の形で示す図であ
る。
図を示し、第２図は、本発明の好ましい実施例に従って
構成されたゲート・アレイを図式表示の形で示す図であ
る。
第２図中には、トランジスタ・セル12,14,16のようなト
ランジスタ・セルを有するｎ本の列を有するゲート・ア
レイ10が示されている。ここにｎは整数である。好まし
い形式においてはトランジスタ・セル18個の列が示され
ているが、本発明を実施するのには任意数の列とセルを
使用することができるであろう。もしもゲート・アレイ
10を、この第２図の左側または右側から眺めるならば、
列は行であると考えることもできる。トランジスタ・セ
ル12,14,16における電力バス18及び電力バス20のよう
な、第１及び第２の電力バスがｎ個の列の各々の全長に
亘って延長している。ｎ個の列の第１及び第２の電力バ
スは、各電力バスを入力／内部論理電力バス22かあるい
は入力／内部論理電力バス24のいずれか一方に結合する
ことによって、それぞれ、第１及び第２の電圧ポテンシ
ャル線（電位線）に結合されている。全てのゲート・ア
レイがトランジスタ・セルの連続した列の複数個を有す
るものではなくて、むしろ、２個あるいはそれ以上のセ
クション（部分）に分割されたセルの列をもつものであ
ることに注意されたい。セクションに分割されたトラン
ジスタ・セルの列を有するゲート・アレイに対しては、
電力バス18及び20のような電力バスは、各列の全長に亘
って、複数個のセクション（部分）にわたって延長する
ことはない。しかし、本発明は、トランジスタ・セルが
いかなる様々な構成を有するようなゲート・アレイに対
しても実施し得るものである。好ましい形式において
は、入力／内部論理電力バス22は、ポテンシャル（電
位）VSSにあり、実質的にｎ個の列の周囲を回って延長
している。入力／内部論理電力バス24はVDDのポテンシ
ャル（電位）にあり、また、好ましい形式として、実質
的にｎ個の列の周囲を回って延長している。通常は、ポ
テンシャル（電位）VDDは正電圧ポテンシャルである
が、ポテンシャルVSSは、VDDが必ずしも正電圧ポテンシ
ャルでないととしても、VDDよりもさらに負の電位であ
る。入力／内部論理電力バス22及び24は、雑音低減化の
目的のためｎ個の列の周囲を取り囲んでいるが、この入
力／内部論理電力バスは、ｎ個の列の電力バスの各対に
物理的に接続されるに足りるだけの長さがあればよい。
第１番目の列26及び第ｎ番目の列28の外側上には、それ
ぞれ電圧ポテンシャルVDDに結合されている出力電力バ
ス30,32がある。ゲート・アレイ10の外側の周囲の周り
には、VSSポテンシャルに結合されている出力電力バス3
4が延長している。出力電力バスとは、基本的に出力回
路に電力を供給することからそのように名づけられてい
る。出力電力バス30及び34は第１の対の出力バスを形成
し、好ましい形式においてはこれらの出力バスは、実質
的に第１番目の列26の外側の端に平行でかつこれに沿っ
て延長している。同様に、出力電力バス32及び34は、好
ましい形式において、第ｎ番目の列28の外側の端に実質
的に平行でかつこれに沿って延長する第２の対の出力バ
スを構成する。本発明のさらに別の形式においては、出
力電力バス30及び32はｎ個の列の周囲の一部分かあるい
は実質的に回って延長することができる。さらに、出力
電力バス30及び32は、実質的に出力電力バス34に平行に
延長してもよいし、１本の電力出力バスとして機能する
ように接続されていてもよい。
ランジスタ・セルを有するｎ本の列を有するゲート・ア
レイ10が示されている。ここにｎは整数である。好まし
い形式においてはトランジスタ・セル18個の列が示され
ているが、本発明を実施するのには任意数の列とセルを
使用することができるであろう。もしもゲート・アレイ
10を、この第２図の左側または右側から眺めるならば、
列は行であると考えることもできる。トランジスタ・セ
ル12,14,16における電力バス18及び電力バス20のよう
な、第１及び第２の電力バスがｎ個の列の各々の全長に
亘って延長している。ｎ個の列の第１及び第２の電力バ
スは、各電力バスを入力／内部論理電力バス22かあるい
は入力／内部論理電力バス24のいずれか一方に結合する
ことによって、それぞれ、第１及び第２の電圧ポテンシ
ャル線（電位線）に結合されている。全てのゲート・ア
レイがトランジスタ・セルの連続した列の複数個を有す
るものではなくて、むしろ、２個あるいはそれ以上のセ
クション（部分）に分割されたセルの列をもつものであ
ることに注意されたい。セクションに分割されたトラン
ジスタ・セルの列を有するゲート・アレイに対しては、
電力バス18及び20のような電力バスは、各列の全長に亘
って、複数個のセクション（部分）にわたって延長する
ことはない。しかし、本発明は、トランジスタ・セルが
いかなる様々な構成を有するようなゲート・アレイに対
しても実施し得るものである。好ましい形式において
は、入力／内部論理電力バス22は、ポテンシャル（電
位）VSSにあり、実質的にｎ個の列の周囲を回って延長
している。入力／内部論理電力バス24はVDDのポテンシ
ャル（電位）にあり、また、好ましい形式として、実質
的にｎ個の列の周囲を回って延長している。通常は、ポ
テンシャル（電位）VDDは正電圧ポテンシャルである
が、ポテンシャルVSSは、VDDが必ずしも正電圧ポテンシ
ャルでないととしても、VDDよりもさらに負の電位であ
る。入力／内部論理電力バス22及び24は、雑音低減化の
目的のためｎ個の列の周囲を取り囲んでいるが、この入
力／内部論理電力バスは、ｎ個の列の電力バスの各対に
物理的に接続されるに足りるだけの長さがあればよい。
第１番目の列26及び第ｎ番目の列28の外側上には、それ
ぞれ電圧ポテンシャルVDDに結合されている出力電力バ
ス30,32がある。ゲート・アレイ10の外側の周囲の周り
には、VSSポテンシャルに結合されている出力電力バス3
4が延長している。出力電力バスとは、基本的に出力回
路に電力を供給することからそのように名づけられてい
る。出力電力バス30及び34は第１の対の出力バスを形成
し、好ましい形式においてはこれらの出力バスは、実質
的に第１番目の列26の外側の端に平行でかつこれに沿っ
て延長している。同様に、出力電力バス32及び34は、好
ましい形式において、第ｎ番目の列28の外側の端に実質
的に平行でかつこれに沿って延長する第２の対の出力バ
スを構成する。本発明のさらに別の形式においては、出
力電力バス30及び32はｎ個の列の周囲の一部分かあるい
は実質的に回って延長することができる。さらに、出力
電力バス30及び32は、実質的に出力電力バス34に平行に
延長してもよいし、１本の電力出力バスとして機能する
ように接続されていてもよい。
電力線36,38及び40は、実質的に、ｎ個の列に対して垂
直に延長し、列26及び28の外側の各端において入力／内
部論理電力バス22及び24に結合されている。電力線36,3
8及び40は、各々、第１及び第２の導電性のバスを含
み、第１の導電性バスは、第１番目の列26及び第ｎ番目
の列28の外側の端において入力／内部論理電力バス22に
接続されている。電力線36,38及び40の第２の導電性バ
スは第１番目の列26及び第ｎ番目の列28の外側の端にお
いて入力／内部論理電力バス24に接続されている。好ま
しい形式においては、電力バス18及び20のような、ｎ個
の列中の電力バスは、絶縁を行なう誘電体層によって被
覆された第１の金属層上においてその径路が設定されて
いる。電力線36,38及び40は第２の金属層上において径
路が設定され、従って電力線36,38及び40はｎ個の列の
トランジスタ・セルを電気的に短絡していない。入力／
内部論理電力バス22に接続されている電力36,38及び40
からなる導電性バスは、また、トランジスタ・セル12,1
4,16の列における電力バス18のような、各列の第１の電
力バスに接続されている。この接続は、このｎ個の列を
電力線36,38及び40から分離している誘電体を貫通する
孔（hole）または通路（via）を切り開くことによって
作られる。入力／内部論理電力バス24に接続されている
電力線36,38及び40の導電性バスは、トランジスタ・セ
ル12,14,16の列における電力バス20のような、各列の第
２の電力バスに接続されている。好ましい形式において
は、３本の電力線が使用され、電力線38の第１及び第２
の導電性バスは、電力線36及び40の導電性バスの２倍の
大きさに作られている。しかしながら、本発明は、１本
のあるいは任意の複数本の電力線を用いても実施できる
であろう。電力線36,38及び40は必ずしもゲート・アレ
イ10のすべての列にわたって延長する必要がないことに
注意されたい。ｎ個の列の一部分のみにわたって一部の
あるいはすべての電力線を使用することによって電流供
給能力を増大させることができるであろう。
直に延長し、列26及び28の外側の各端において入力／内
部論理電力バス22及び24に結合されている。電力線36,3
8及び40は、各々、第１及び第２の導電性のバスを含
み、第１の導電性バスは、第１番目の列26及び第ｎ番目
の列28の外側の端において入力／内部論理電力バス22に
接続されている。電力線36,38及び40の第２の導電性バ
スは第１番目の列26及び第ｎ番目の列28の外側の端にお
いて入力／内部論理電力バス24に接続されている。好ま
しい形式においては、電力バス18及び20のような、ｎ個
の列中の電力バスは、絶縁を行なう誘電体層によって被
覆された第１の金属層上においてその径路が設定されて
いる。電力線36,38及び40は第２の金属層上において径
路が設定され、従って電力線36,38及び40はｎ個の列の
トランジスタ・セルを電気的に短絡していない。入力／
内部論理電力バス22に接続されている電力36,38及び40
からなる導電性バスは、また、トランジスタ・セル12,1
4,16の列における電力バス18のような、各列の第１の電
力バスに接続されている。この接続は、このｎ個の列を
電力線36,38及び40から分離している誘電体を貫通する
孔（hole）または通路（via）を切り開くことによって
作られる。入力／内部論理電力バス24に接続されている
電力線36,38及び40の導電性バスは、トランジスタ・セ
ル12,14,16の列における電力バス20のような、各列の第
２の電力バスに接続されている。好ましい形式において
は、３本の電力線が使用され、電力線38の第１及び第２
の導電性バスは、電力線36及び40の導電性バスの２倍の
大きさに作られている。しかしながら、本発明は、１本
のあるいは任意の複数本の電力線を用いても実施できる
であろう。電力線36,38及び40は必ずしもゲート・アレ
イ10のすべての列にわたって延長する必要がないことに
注意されたい。ｎ個の列の一部分のみにわたって一部の
あるいはすべての電力線を使用することによって電流供
給能力を増大させることができるであろう。
動作上においては、ゲート・アレイは、本アレイの製造
においてどのような形式のプロセスを使用するかには関
係なく、トランジスタ・セル中のトランジスタがスイッ
チするとき、通常非常に大きな電流スパイクを発生す
る。トランジスタの一列全体が同時にスイッチすると、
数百mAレンジ（範囲）の電流スパイクを発生することが
ある。このような電流スパイクは、内部論理回路の論理
状態を変更し、誤ったデータを発生することがある。従
来の電力バスの径路設定では、電流スパイクに関連して
セル中に生ずる電圧降下の値が極端に大きくならないよ
うに抑えるには充分ではない。
においてどのような形式のプロセスを使用するかには関
係なく、トランジスタ・セル中のトランジスタがスイッ
チするとき、通常非常に大きな電流スパイクを発生す
る。トランジスタの一列全体が同時にスイッチすると、
数百mAレンジ（範囲）の電流スパイクを発生することが
ある。このような電流スパイクは、内部論理回路の論理
状態を変更し、誤ったデータを発生することがある。従
来の電力バスの径路設定では、電流スパイクに関連して
セル中に生ずる電圧降下の値が極端に大きくならないよ
うに抑えるには充分ではない。
さらに、ゲート・アレイにおいては、典型的には、ゲー
ト・アレイの１個またはそれ以上の側部に出力セル42の
ような多数の出力セルが存在し、しかもこの各セルは各
々接触用（コンタクト用）のパッドを有する。多数の出
力セルが存在しているので、これに対して交流及び直流
の大きい負荷が印加される可能性が存在する。従って、
電流スパイクがアレイ・マトリックス内に入り込まない
ようにするためには、例えば入力／内部論理電力バス22
及び24のような内部論理回路及び入力パッドの電力バス
から絶縁分離されている出力電力バス30,32及び34が出
力回路として用いられるとよい。
ト・アレイの１個またはそれ以上の側部に出力セル42の
ような多数の出力セルが存在し、しかもこの各セルは各
々接触用（コンタクト用）のパッドを有する。多数の出
力セルが存在しているので、これに対して交流及び直流
の大きい負荷が印加される可能性が存在する。従って、
電流スパイクがアレイ・マトリックス内に入り込まない
ようにするためには、例えば入力／内部論理電力バス22
及び24のような内部論理回路及び入力パッドの電力バス
から絶縁分離されている出力電力バス30,32及び34が出
力回路として用いられるとよい。
各列内における電流スパイクの大きさを実質的に減少さ
せるということは、ｎ個の列の電力バスの実行抵抗を、
電力線36,38及び40のを追加してそれらをｎ個の列の電
力バスに接続することによって減少させる、ということ
である。もしも、電力線36,38及び40が異なる金属層上
に径路設定され、誘電体層によってｎ個の列の電力バス
から絶縁分離されているならば、従来のゲート・アレイ
の論理径路設定を無くす必要はない。今や、出力セルに
おける電流スパイクを内部ディジタル論理回路及び入力
ピンから絶縁分離し、かつディジタル論理回路における
電流スパイクを最少とする電力の径路設定を有するゲー
ト・アレイが提供されていることを理解すべきである。
せるということは、ｎ個の列の電力バスの実行抵抗を、
電力線36,38及び40のを追加してそれらをｎ個の列の電
力バスに接続することによって減少させる、ということ
である。もしも、電力線36,38及び40が異なる金属層上
に径路設定され、誘電体層によってｎ個の列の電力バス
から絶縁分離されているならば、従来のゲート・アレイ
の論理径路設定を無くす必要はない。今や、出力セルに
おける電流スパイクを内部ディジタル論理回路及び入力
ピンから絶縁分離し、かつディジタル論理回路における
電流スパイクを最少とする電力の径路設定を有するゲー
ト・アレイが提供されていることを理解すべきである。
出力電力バスから絶縁分離されている入力／内部論理電
力バスを具備することによって、ゲート・アレイ10の外
部の雑音は効果的に絶縁分離される。さらに、絶縁分離
された電力バスがこのようなやり方で使用されると、こ
れ等のバスは集積回路パッケージ中の異なるリードに結
合され、異なる電圧レベルをそれらに印加することがで
きる。
力バスを具備することによって、ゲート・アレイ10の外
部の雑音は効果的に絶縁分離される。さらに、絶縁分離
された電力バスがこのようなやり方で使用されると、こ
れ等のバスは集積回路パッケージ中の異なるリードに結
合され、異なる電圧レベルをそれらに印加することがで
きる。
本発明は、１つの好ましい具体例に関連して説明された
が、当業者にとっては、本発明は多くの方法で変形でき
ること及び上記において特に提示され、説明された形式
以外の他の多くの実施例が推測できるということは明ら
かである。従って、別紙請求の範囲によって、本発明の
真の精神と範囲に含まれる本発明の全ての変形をカバー
することを意図するものである。
が、当業者にとっては、本発明は多くの方法で変形でき
ること及び上記において特に提示され、説明された形式
以外の他の多くの実施例が推測できるということは明ら
かである。従って、別紙請求の範囲によって、本発明の
真の精神と範囲に含まれる本発明の全ての変形をカバー
することを意図するものである。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭53−71584（ＪＰ，Ａ) 特開 昭54−20680（ＪＰ，Ａ) 特開 昭53−140983（ＪＰ，Ａ)
Claims (5)
- 【請求項１】複数個のトランジスタ・セルを含み、それ
ぞれ第１及び第２の入力／内部論理電力バスに結合さ
れ、かつ実質的に各々に沿って延長するｎが整数である
ｎ本の列を具えるゲート・アレイであって、 前記ｎ本の列に対して実質的に垂直に交差して延長し、
複数の列の第１及び第２の電力バスをそれぞれ前記第１
及び第２の入力／内部論理電力バスに結合して複数のト
ランジスタ・セルに対する電流供給能力を増大し、前記
複数本の列のうち任意の１本の単一の列において、複数
個のトランジスタ・セルが実質的に同時にスイッチされ
る場合に、この１本の列中のトランジスタ・セルで発生
する電圧降下を最小にする電力線と、 ゲート・アレイの１もくしはそれ以上の側辺に沿って配
置される複数個の出力セルと、 前記ゲート・アレイの外側周辺に沿って配置され、トラ
ンジスタ・セルに対して電力を供給する第１及び第２の
入力／内部論理電力バスとは絶縁分離している出力セル
に対して電力バスを提供し、前記ゲート・アレイ内に外
部電流スパイクが結合されることを防止する出力電力バ
スとを具備することを特徴とするゲート・アレイ。 - 【請求項２】第１番目の列から第ｎ番目の列の前記ｎ本
の列に対して実質的に垂直に交差して延長しかつ実質的
に等距離離間して配置された第１、第２及び第３の３本
の電力線を含み、前記第２の電力線は前記第１の電力線
及び第３の電力線の間に配置され、前記第２の電力線の
幅は実質的に前記第１の電力線及び第３の電力線の幅よ
りも大きいことを特徴とするゲート・アレイであって、 前記３本の電力線は、前記複数個のトランジスタ・セル
に対する電流供給能力を増大することによって、前記ゲ
ート・アレイの内部動作によって生ずる前記第１及び第
２の電力バスにおける電流スパイクを最小化し、前記第
１及び第２電力バスの実効抵抗を減少することを特徴と
する前記請求の範囲第１項記載のゲート・アレイ。 - 【請求項３】出力電力バスは更に、ゲート・アレイの周
囲を完全に取り囲むように配置された第１の出力電力バ
スと、 互いに平行でかつ第１の出力電力バスと前記第１番目と
第ｎ番目の列との間にそれぞれ配置された第２及び第３
の出力電力バスとを含み、 第１の出力電力バスは第１の電圧ポテンシャルVSSを供
給しかつ前記第２及び第３の出力電力バスが各々第２の
電圧ポテンシャルVDDを供給することを特徴とする前記
請求の範囲第１項記載のゲート・アレイ。 - 【請求項４】前記ｎ本の列の各々の前記第１及び第２の
電力バスは第１の導電層上に径路設定され、前記電力線
は第２導電層上に径路設定されかつ前記第１導電層から
誘電体層によって絶縁分離されたことを特徴とする前記
請求の範囲第１項記載のゲート・アレイ。 - 【請求項５】実質的に前記ｎ本の列に対して垂直に交差
して延長し、かつ前記ゲート・アレイを４つのセクショ
ンに分割するように空間的に離隔して配置して前記複数
個のトランジスタ・セルに対する電流供給能力を増大す
ることによって前記ｎ本の列中の任意の１本の列中のト
ランジスタ・セルで発生する電圧降下を更に最小化する
第２の電力線及び第３の電力線を含むことを特徴とする
前記請求の範囲第１項記載のゲート・アレイ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/394,239 US4511914A (en) | 1982-07-01 | 1982-07-01 | Power bus routing for providing noise isolation in gate arrays |
| US394239 | 1982-07-01 | ||
| PCT/US1983/000890 WO1984000252A1 (en) | 1982-07-01 | 1983-06-06 | Power bus routing for gate arrays |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59501238A JPS59501238A (ja) | 1984-07-12 |
| JPH0695553B2 true JPH0695553B2 (ja) | 1994-11-24 |
Family
ID=23558128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58502447A Expired - Lifetime JPH0695553B2 (ja) | 1982-07-01 | 1983-06-06 | ゲート・アレイ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4511914A (ja) |
| EP (1) | EP0112894B1 (ja) |
| JP (1) | JPH0695553B2 (ja) |
| DE (1) | DE3370563D1 (ja) |
| SG (1) | SG67289G (ja) |
| WO (1) | WO1984000252A1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5984542A (ja) * | 1982-11-08 | 1984-05-16 | Nec Corp | 高周波半導体集積回路 |
| JPS59167049A (ja) * | 1983-03-14 | 1984-09-20 | Nec Corp | 半導体装置 |
| US4583111A (en) * | 1983-09-09 | 1986-04-15 | Fairchild Semiconductor Corporation | Integrated circuit chip wiring arrangement providing reduced circuit inductance and controlled voltage gradients |
| US4623911A (en) | 1983-12-16 | 1986-11-18 | Rca Corporation | High circuit density ICs |
| JPS6110269A (ja) * | 1984-06-26 | 1986-01-17 | Nec Corp | 半導体集積回路 |
| JPS6344742A (ja) * | 1986-08-12 | 1988-02-25 | Fujitsu Ltd | 半導体装置 |
| JP2936542B2 (ja) * | 1990-01-30 | 1999-08-23 | 株式会社日立製作所 | 電源幹線のレイアウト方法 |
| US5063429A (en) * | 1990-09-17 | 1991-11-05 | Ncr Corporation | High density input/output cell arrangement for integrated circuits |
| JP2742735B2 (ja) * | 1991-07-30 | 1998-04-22 | 三菱電機株式会社 | 半導体集積回路装置およびそのレイアウト設計方法 |
| JP3052519B2 (ja) * | 1992-01-14 | 2000-06-12 | 日本電気株式会社 | 集積回路の電源配線設計方法 |
| JP2822781B2 (ja) * | 1992-06-11 | 1998-11-11 | 三菱電機株式会社 | マスタスライス方式半導体集積回路装置 |
| US5648661A (en) * | 1992-07-02 | 1997-07-15 | Lsi Logic Corporation | Integrated circuit wafer comprising unsingulated dies, and decoder arrangement for individually testing the dies |
| US5389556A (en) * | 1992-07-02 | 1995-02-14 | Lsi Logic Corporation | Individually powering-up unsingulated dies on a wafer |
| US5442282A (en) * | 1992-07-02 | 1995-08-15 | Lsi Logic Corporation | Testing and exercising individual, unsingulated dies on a wafer |
| US5532174A (en) * | 1994-04-22 | 1996-07-02 | Lsi Logic Corporation | Wafer level integrated circuit testing with a sacrificial metal layer |
| US5757208A (en) * | 1996-05-01 | 1998-05-26 | Motorola, Inc. | Programmable array and method for routing power busses therein |
| US6437441B1 (en) | 1997-07-10 | 2002-08-20 | Kawasaki Microelectronics, Inc. | Wiring structure of a semiconductor integrated circuit and a method of forming the wiring structure |
| US6617620B1 (en) | 1999-09-29 | 2003-09-09 | Oki Electric Industry Co., Ltd. | Gate array with border element |
| US6598216B2 (en) | 2001-08-08 | 2003-07-22 | International Business Machines Corporation | Method for enhancing a power bus in I/O regions of an ASIC device |
| US7750500B2 (en) * | 2004-06-28 | 2010-07-06 | Broadcom Corporation | Integrated circuit with multiple independent power supply zones |
| WO2012019640A1 (en) * | 2010-08-10 | 2012-02-16 | MAX-PLANCK-Gesellschaft zur Förderung der Wissenschaften e.V. | Silicon photoelectric multiplier with multiple "isochronic" read-out |
| US8987788B2 (en) | 2011-09-26 | 2015-03-24 | Semiconductor Components Industries, Llc | Metal-strapped CCD image sensors |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5371584A (en) * | 1976-12-08 | 1978-06-26 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS53140983A (en) * | 1977-05-16 | 1978-12-08 | Hitachi Ltd | Semiconductor integrated circuit |
| JPS5420680A (en) * | 1977-07-18 | 1979-02-16 | Hitachi Ltd | Large scale integrated circuit |
| JPS57121250A (en) * | 1981-01-20 | 1982-07-28 | Toshiba Corp | Semiconductor integrated circuit |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3808475A (en) * | 1972-07-10 | 1974-04-30 | Amdahl Corp | Lsi chip construction and method |
| GB1440512A (en) * | 1973-04-30 | 1976-06-23 | Rca Corp | Universal array using complementary transistors |
| US3999214A (en) * | 1974-06-26 | 1976-12-21 | Ibm Corporation | Wireable planar integrated circuit chip structure |
| US4161662A (en) * | 1976-01-22 | 1979-07-17 | Motorola, Inc. | Standardized digital logic chip |
| GB1575741A (en) * | 1977-01-17 | 1980-09-24 | Philips Electronic Associated | Integrated circuits |
| US4212026A (en) * | 1977-06-24 | 1980-07-08 | International Business Machines Corporation | Merged array PLA device, circuit, fabrication method and testing technique |
| JPS5925381B2 (ja) * | 1977-12-30 | 1984-06-16 | 富士通株式会社 | 半導体集積回路装置 |
| US4249193A (en) * | 1978-05-25 | 1981-02-03 | International Business Machines Corporation | LSI Semiconductor device and fabrication thereof |
| JPS5582448A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | Master slice semiconductor integrated circuit |
| US4393464A (en) * | 1980-12-12 | 1983-07-12 | Ncr Corporation | Chip topography for integrated circuit communication controller |
| JPS57100747A (en) * | 1980-12-16 | 1982-06-23 | Nec Corp | Semiconductor device |
-
1982
- 1982-07-01 US US06/394,239 patent/US4511914A/en not_active Expired - Lifetime
-
1983
- 1983-06-06 WO PCT/US1983/000890 patent/WO1984000252A1/en not_active Ceased
- 1983-06-06 JP JP58502447A patent/JPH0695553B2/ja not_active Expired - Lifetime
- 1983-06-06 DE DE8383902340T patent/DE3370563D1/de not_active Expired
- 1983-06-06 EP EP83902340A patent/EP0112894B1/en not_active Expired
-
1989
- 1989-09-30 SG SG67289A patent/SG67289G/en unknown
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5371584A (en) * | 1976-12-08 | 1978-06-26 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS53140983A (en) * | 1977-05-16 | 1978-12-08 | Hitachi Ltd | Semiconductor integrated circuit |
| JPS5420680A (en) * | 1977-07-18 | 1979-02-16 | Hitachi Ltd | Large scale integrated circuit |
| JPS57121250A (en) * | 1981-01-20 | 1982-07-28 | Toshiba Corp | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| SG67289G (en) | 1990-01-26 |
| WO1984000252A1 (en) | 1984-01-19 |
| EP0112894A1 (en) | 1984-07-11 |
| US4511914A (en) | 1985-04-16 |
| JPS59501238A (ja) | 1984-07-12 |
| EP0112894B1 (en) | 1987-03-25 |
| DE3370563D1 (en) | 1987-04-30 |
| EP0112894A4 (en) | 1984-09-14 |
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