JPH0556864B2 - - Google Patents

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は概して半導体チツプのレイアウトに関
する。詳細には、本発明は１つの段の出力と別の
段の入力を整合させるように論理段の構成要素を
配列する方法に関するものである。

Ｂ 従来技術 MOSFET（金属−酸化物−半導体電界効果ト
ランジスタ）技術での実施に適した一般的な種類
の論理回路はIEEE固体回路ジヤーナル（IEEE
Journal of Solid−State Circuit）、Vol、SC−
２、No.４、1967年12月、P.182−190に掲載された
「MOS複合論理の大規模集積：レイアウト方法
（Large Scale Integration of MOS Comlex
Logic：Ａ Layout Method）」と題する技術論
文にワインバーガ（Weinberger）により延べら
れている。この論理の論理回路のゲート・レベル
での一例を第２図に示す。負荷トランジスタ１０
は固定電源電圧V_DDと接地の間で論理グループ１
２と直列に接続される。負荷トランジスタ１０と
論理グループ１２の間の接続点はこの段の出力
Voutに接続される。論理グループ１２内には論
理トランジスタ１４が配列され、その各ゲートは
別の論理回路の論理出力Voutにより、または恐
らくチツプへの入力の１つにより制御される。論
理トランジスタ１４の数と配列はどの論理機能が
論理グループ１２により行なわれるかを決定す
る。論理トランジスタ１４のゲートに印加された
信号の値は出力Voutを制御する。入力信号が論
理グループ１２を介して接地への導電路を生じる
ときは、出力Voutは接地電位である。導電路が
作られないときは、出力Voutは電源電圧V_DDであ
る。第２図には１つの論理段のみを示している。
典型的な論理チツプには非常に多くの論理回路が
あり、ある回路の出力Voutは他の回路の論理ト
ランジスタのゲートを制御する。

第２図のような回路に対する効果的で集積度の
高い半導体レイアウトを第３図に示す。低抵抗の
半導体基板を初めに厚い酸化物で覆う。その後
で、この厚い酸化物を選択的に除去して拡散ウエ
ル１６のための領域を露出させる。次に薄い酸化
物を成長させ、選択された領域にゲート絶縁酸化
物を形成する。薄いゲート酸化物の領域における
拡散ウエル１６を横切つてゲート電極１８を画定
するポリシリコン線を形成する。次にチツプに均
一にイオン注入を行なつて厚い酸化物にもポリシ
リコン線にも覆われていない半導体の表面の部分
に高い半導体抵抗を作り出す。すなわち、拡散ウ
エル１６を形成し、活性化する。第３図の拡散ウ
エルはこの場合拡散によつて形成されず、したが
つて連続したウエルではなくゲート電極１８によ
り中断されるので、拡散ウエルという用語は必ず
しも正確とはいえない呼び方である。しかし、こ
の術語は一般的であるので続けて使用する。絶縁
酸化物を成長、あるいは付着した後、第１のメタ
ライズと呼ばれる少なくとも２本の金属線２０お
よび２２を拡散ウエル１６を横切つてポリシリコ
ン電極１８と交差して付着する。しかし、金属線
２０および２２の付着に先立つて、金属線２０お
よび２２が選択された点において拡散ウエルと接
続するように２つの接点孔２４および２６を、間
に介在する酸化物を貫いて形成する。一方の金属
線２０は出力電圧Voutに接続し、他方の金属線
２２は接地に接続する。ポリシリコン・ゲート電
極１８は論理トランジスタ１４のゲートを制御す
る入力線に接続する。第３図のレイアウトは２入
力NANDゲートである第４図に示す論理構成を
生じる。もつと多くのゲート電極１８を２つの接
点孔２４および２６の間に設けることにより一層
多入力のNANDゲートを作ることができる。

別の構成を第５図に示す。これは出力電圧
Voutと接地の間で交互に並ぶ接点孔２８，３０
および３２の位置を除けば第３図と同じである。
第５図のレイアウトは２入力NORゲートである
第６図に示す論理回路を生じる。もつと多くのゲ
ート電極ともつと多くの交互に並ぶ接点孔２８−
３２を備えることにより一層多入力のNORゲー
トを作ることができる。

負荷トランジスタ１０は第７図に示すように容
易に実施することができる。Ｃ字形拡散ウエル３
４を形成し、ポリシリコン・ゲート電極３６を拡
散ウエル３４の両腕に交差させる。ワインバーガ
の配列におけるポリシリコン・ゲート電極の使用
はIBMテクニカル・デイスロージヤ・ブリテン
（IBM Technical Discloure Bulletin）Vol.19、
No.６、1976年11月のP.2303−2304に掲載された
「ワインバーガ形ランダム論理配列のためのポリ
シリコン・ゲートMOSFET（Polysilicon Gate
MOSFETs for Weinberger−Type Random
Logic Arrays）」と題する技術論文にクツク
（Cook）等により述べられている。接点孔３８は
ゲート電極３６を、介在する酸化物を貫いて拡散
ウエルに接続する。電源V_DDは拡散ウエル３４の
接点孔３８を有しない方の腕の自由端に接続す
る。出力電圧Voutはゲート電極３８または拡散
ウエル３４の共通側４０のいずれか一方に接続で
きる。

上記の説明から、第１図に示す完全な論理回路
を単一の拡散ウエルを有する垂直列に手際よく配
置できることは明らかであろう。その結果、論理
チツプを一連の論理回路として作ることができ、
その場合その各々は特定の論理回路を備え、１つ
の回路の１つの出力が他の論理回路のいくつかの
入力の１つとして用いられる。一般に、これらの
回路は連続した段に配列し、信号がチツプの一方
の側から他方の側へ流れる。

チツプ上の通常の回路配置での１つの難かしい
点は回路間の相互接続にある。その難かしさの一
例を第８図に示すが、第８図は８−ウエイNOR
機能を与える別の論理回路４８に組み合わされた
８個の回路４６の出力を示す。８個の回路４６と
NOR回路４８の間に８つの相互接続５０が必要
とされる。相当な長さの相互接続を回路４６と４
８の間に並列に垂直方向に配置する必要がある。
そのような多数の垂直部分は、回路４６と４８を
広く離隔して垂直部分を収容するためのスペース
を設けねばならないため、チツプの実装密度を減
少させるという問題がある。

Ｃ 発明が解決しようとする問題点 したがつて、本発明の目的は論理回路間の接続
の長さを最小にするFET論理のためのレイアウ
トを提供することにある。

本発明の他の目的は共通の入力を個々の論理回
路と整合させるようなレイアウトを提供すること
にある。

本発明のさらに他の目的は１つの論理回路の出
力と別の論理回路の対応する入力とを整合させる
ようなレイアウトを提供することにある。

Ｄ 問題点を解決するための手段 本発明は集積回路におけるランダム論理のレイ
アウトとして要約することができる。複数の論理
回路を含みうる論理ブロツクを１つの例から他の
列への信号の流れにほぼ対応して列状に配列す
る。１つの例のゲート電極がこのゲート電極を駆
動する別の列の出力線と整合するように、または
同じ制御信号を共用する２つの別々の列における
ゲート電極が整合するように、論理ブロツクを、
列内に配置された複数の拡散領域にさらに分割す
る。論理回路は１つの列の中に分割分散配置され
る形になる。列間の相互接続はゲート電極として
も用いることができる連続した水平な（行方向に
延びる）導電体、例えばポリシリコン線により達
成することができる。拡散領域間の接続は個々の
拡散領域を接触させて並置するか、または上部の
メタライズ層を用いることにより確立する。拡散
領域間の中断部分はその論理ブロツクで用いられ
ていない他のポリシリコン線を通すために用いる
ことができる。

Ｅ 実施例 上記目的は論理回路が物理的な連続体である必
要がないようにすることにより達成される。第８
図と論理的に等価である第９図に示すように、例
えば、NOR回路４８を負荷トランジスタを欠い
た８個の１入力NORサブブロツク５２に分割す
る。各NORサブブロツク５２は第５図の２入力
NOR回路の半分であり、１個のゲート電極１８
と２つの接点孔２８および３２を備える。独立し
た負荷サブブロツク５４は自由に配置できる。
NORサブブロツク５２と負荷サブブロツク５４
は、互いに自由な間隔をあげて１つの列内に配置
される。NORサブブロツク５２と負荷サブブロ
ツク５４を共通な基準線５６、この場合は接地用
および出力電圧ノードVout用の２つの基準線に
より結合する。出力電圧ノード用の共通基準線５
６はその全体が同じ出力電圧Voutを持つことに
なるので、必ずしも出力Voutに対する水平線５
８を負荷サブブロツク５４に取付ける必要はな
い。したがつて、出力用の水平線５８を次段の所
望の入力と整列させるように適当な位置に配置す
ることができる。第９図の８個のサブブロツク４
６をそれら自身の入力線に整列させることができ
ることもわかる。

第３、第５および第７図の拡散ウエルを従来技
術のように接続する必要がないようにすることに
より、第９図のレイアウトを達成することができ
る。

本発明に従つてレイアウトをつくる際には、先
ず、拡散、ポリシリコン電極および接点孔のため
の固定パターンを有するセル・ライブラリを作
る。集積回路におけるデバイス・レイアウトに対
するセル・ライブラリ手法は、IBM研究開発ジ
ヤーナル（IBM Journal of Reserch and
Development）、Vol.24、No.５、1980年９月、
P.612−621に掲載された「LSIカスタム・チツ
プ・デザインのためのマクロ生成アルゴリズム
（Macro Generation Algorithms for LSI
Custom Chip Desigh）」と題する技術論文でベ
レグニーレス（Vergnieres）により述べられて
いる。第１０図は拡散ウエル６２と１つのポリシ
リコン・ゲート電極６４を有するセルを示す。第
１１図は拡散ウエル６６と２つのポリシリコン・
ゲート電極６８を有するセルを示す。第３および
第５図に関連して説明したように、第１０および
第１１図のセルはそれらの関係に応じてNAND
またはNORゲートのいずれか一方のため用いる
ことができる。さらに、複数のセルを垂直に並置
してほとんど任意の数の論理サブブロツクを作る
ことができる。

第１２図は第７図と同様な出力負荷のための標
準セルを示す。Ｃ字形の拡散ウエル７０はその両
腕と交差するポリシリコン・ゲート電極７２を有
し、ゲート電極の一方の端部、すなわち第１２図
における右端は拡散ウエル７０と電気的に接触す
る。第１３図は拡散ウエル７４、負荷のためのポ
リシリコン・ゲート電極７６および反転される信
号のための別のポリシリコン・ゲート７８を備え
るインバータのための標準的セルを示す。

第１４および第１５図は拡散ウエル８０および
８２と中間の酸化物を貫く接点孔８４および８６
を有する２つの異なる種類の接触領域を示す。標
準的セル・ライブラリはまた、しばしば使用され
るラツチやプツシユプル増幅器のようなサブブロ
ツク回路を備えることが望ましい。これらの回路
を統一的設計で最適化し、その後で構成要素とし
て使うことができる。これらの個々の回路につい
てはこの明細書ではこれ以上説明しない。

標準的セルを拡大して異なる縦横比、特にチヤ
ネル領域の幅対長さの比を有するブロツクを含む
ようにすることも望ましい。それぞれのセルの拡
散ウエルは連結されるので、一定の駆動電流を発
生するため、直列なチヤネル領域の幅と全長の比
を一定に保つことが望ましい。また、出力が他の
数個の論理回路にフアンアウトされるときは、出
力負荷の駆動電流を増大しなければならない。

本発明の目的を達成するためこれらの標準セル
を集めて組立てる方法の一例を第１図に示す。第
１図は２つの２入力NORサブブロツク８８およ
び９０を負荷トランジスタ９２と共に示す。
NORブロツク８８および９０の各々は、例えば、
第１０図の標準セルを２つ用いて形成することが
できる。また、接点孔９４を与えるための第１５
図の接点セルと、接点孔９６の位置以外は第１５
図と同様な２つの接点セルが用いられる。NOR
ブロツク８８および９０の一方を形式する全ての
セルをそれらの拡散ウエルが接触またはわずかに
重なるように並置し、連続した拡散ウエルを形成
する。第１２図の標準セルを用いて、負荷トラン
ジスタ９２を下部のNORブロツク８８の隣に並
置する。電源V_DDに接続される負荷トランジスタ
の端部の隣には、接点孔１００を備える接点セル
９８を並置する。

後述する拡散ウエルの並置とポリシリコンの並
置は、種々のマスクの組合せによつて、並置され
た素子の連続的構造をもたらすように、マスク・
レベルで行なうことができる。

接点孔９４は出力電圧Voutのために用いられ
る上側の“第１のメタライズ線”と呼ばれるレベ
ルの相互接続線１０２への接触をもたらす。接点
孔９６は接地線として用いられる上側にある別の
第１のメタライズ線１０４への接触をもたらす。
接点孔１００は電源電圧V_DDを伝える上側にある
さらに別の第１のメタライズ線１０６への接触を
もたらす。分離された拡散を接続するためのメタ
ライズ線の使用はIBMテクニカル・デイスクロ
ージヤ・ブリテン（IBM Technical Disclosure
Bulletin）Vol.19、No.６、1976年11月、P.2148−
2149に掲載された「二重レベル・メタライズを伴
なうランダム論理のための変更されたワインバー
ガ・チツプ・イメージ（Modified Weinberger
Chip Image for Raudon Logic With Double
−Level Metallization）」と題する技術論文でピ
ユリ（Puri）により述べられている。追加のポリ
シリコン線１０８の端部をゲート電極６４に突合
わせて並置することにより、ポリシリコン線１０
８を入力線として用いることができる。負荷トラ
ンジスタ９２のポリシリコン・ゲート電極７２は
その位置で拡散ウエルに接続されるので、ゲート
電極自体を別のポリシリコン線１１０につながる
出力として用いることができる。第１図に示すレ
イアウトは第９図に代わるレイアウト構成、すな
わち４個の分離された２入力NORゲートの一部
である。

第９図の１入力NORサブロツク５２は次のよ
うに実現することができる。NORサブブロツク
９０は第１０図の標準セル１つで構成され、１つ
のゲート電極６４、Voutの第１のメタライズ線
１０２への１つの接点孔９４および接地用の第１
のメタライズ線１０４への１つの接点孔９６を有
する。独立した負荷トランジスタ９２はVoutの
第１のメタライズ線１０２への接点孔、またはそ
のゲート電極７２への等価な接続を必要とするで
あろう。

前述したように、負荷トランジスタ９２の位置
はポリシリコン線１１０をそれが駆動するその右
側の次のサブブロツクに整合できるように比較的
自由に選ばれる。この分野された設計のもう１つ
の重要な点は上部のNORブロツク９０と負荷ト
ランジスタ９２の間には拡散ウエルがないことで
ある。その結果、このスペースを左側のブロツク
と右側のブロツクとの間に走る別のポリシリコン
相互接続線１１２の配線のために有効に使うこと
ができる。IBMテクニカル・デイスクロージ
ヤ・ブリテン（IBM Technical Disclosure
Bulletin）Vol.19、No.６、1976年11月、P.2150−
2151に掲載された「LSIチツプの増進された配線
能のための変更されたワインバーガ・イメージ
（Modified Weinberger Image for Enhanced
Wirability ₀f LSI Chips）」と題する技術論文
で、ラブ（Love）は負荷デバイスをそれらが駆
動する次のゲートに整合させることの利点を開示
している。しかし、彼の回路構成は他の点で制限
が多過ぎる。

これまで述べてきた論理回路は比較的単純であ
つた。列配列内の種々のブロツクに共通電位ノー
ドを与えるため、線１０２−１０６と同様な追加
のメタライズ線を用いることにより同じ垂直配列
でもつと複雑な機能を達成することができる。必
要なら、追加の線は不連続にでき、さらに水平方
向に位置をずらして設けることもできる。もちろ
ん、全てのメタライズ線は単一工程で形成される
ので、いずれの線も交差することはない。

列内のブロツクの自由選択性により基づく位置
整合の１つの利点は、同じ信号により制御される
異なる列におけるそれぞれのゲート電極を水平に
整合することができることである。そのようなゲ
ートの一列は共通クロツク信号により制御される
ゲートである。その場合は、中間の相互接続線と
しのてみならずゲート電極としても働く連続した
１本のポリシリコン線により共通クロツク信号の
ための相互接続を達成することができる。自由に
整合できるため、この共通ポリシリコン線を水平
な直線にできる。ポリシリコン線を長い相互接続
のために使用できることは周知である。

単一列に実施したもう少し複雑な機能の一例を
第１６図に示す。２つの主要論理ブロツクは２つ
のNANDサブブロツク１１４，１１６であり、
それぞれ、第１のメタライズ接地線１０４と接続
する接点セル１１８および１２０並びに出力ノー
ドVoutのための第１のメタライズ線１０２と接
触する接触セル１２２，１２４を有する。しか
し、２つのNANDサブブロツク１１４および１
１６のそれぞれのゲート電極１２６および１２８
は同じ列の別の部分から得られる信号の相補信号
により駆動される。この信号は終端している別の
第１のメタライズ線１３０により列の別の部分か
ら伝達される。接点セル１３２は信号をポリシリ
コン層へ運び、また、ほぼ垂直なポリシリコン線
１３４とゲート電極１２８を接続している。同じ
ポリシリコン線１３４は信号をインバータ１３８
のゲート電極１３６に直接伝える。インバータ１
３８の反転された出力は垂直なもう１つのポリシ
リコン線１４０を介してゲート電極１２６に直接
接続される。ここで３つの点について強調してお
く。第１に、インバータも含めて、種々の論理サ
ブブロツクを列の所望の位置に自由に挿入できる
ことである。第２に、メタライズ線および接点孔
を用いる必要なしにポリシリコンを垂直接続のた
めに使用できることが望ましいということであ
る。第３に、列の分離された部分間で信号を伝達
するのに第１のメタライズ層を使用できることで
ある。

上記の説明のいくつかの部分で、“第１のメタ
ライズ線”の使用について述べた。共通の電位ノ
ードを与えるための第１のメタライズ線は第１図
および第１６図に示すように列にほぼ平行に、す
なわち垂直に延びている。実施に当つては、通常
第１のメタライズ線にほぼ直角に延びる第２のメ
タライズ線も用いられる。第２のメタライズ線は
V_DDおよび接地、ならびにおそらくは他の固定電
圧に対する電力バスを形成するため用いられる。
これらの電力バスは水平に延び、列に沿つて延び
る第１のメタライズ線への接続を介して複数の列
に電力を供給する。さらに、第２のメタライズは
異なる列間で論理信号の相互接続を与えるのに用
いることもできる。第２のメタライズ層は絶縁体
層により第１のメタライズ層、したがつてポリシ
リコン線および拡散ウエルから分離されているの
で、第２のメタライズ線は下側にある第１のメタ
ライズ線およびポリシリコン線から独立して延び
ることができる。もちろん、第２のメタライズ線
と第１のメタライズ線の間には接点を設ける必要
がある。第２のメタライズ線とポリシリコン線の
間の接続は常に第１のメタライズ層を通る。従来
技術では、論理出力と次の入力との不整合のた
め、第２のメタライズ層において難しい接続をし
なければならなかつた。しかし、第２のメタライ
ズの接続のために必要とされる接点は高価なチツ
プ面積を消費し、相互接続が長くなればそれだけ
除去すべきキヤパシタンスが大きくなり、したが
つて消費電力を増大させ、速度を低下させる。本
発明で可能な整合によれば、論理信号のための第
２のメタライズの使用を相当低減することができ
る。しかし、接続が難かしいとき、特に２、３本
の第１メタライズ線の追加だけでは達成し得ない
困難な交差の問題があるときは、第２のメタライ
ズを使うことができる。

Ｆ 発明の効果 本発明によれば、論理ゲート間での入出力線、
制御線、クロツク線などの相互接続線の位置整合
を簡単に実現でき、配線を簡単にし且つ論理ゲー
トの間に配線長を短くすることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は
論理回路図、第３図は２入力NANDゲートのレ
イアウト図、第４図は２入力NANDゲートの回
路図、第５図は２入力NORゲートのレイアウト
図、第６図は２入力NORゲートの回路図、第７
図は負荷トランジスタのレイアウト図、第８図は
従来の論理回路の相互接続を示す図、第９図は本
発明に基づく相互接続を示す図、第１０図乃至第
１５図は集積回路を構成するために用いられる
種々の標準セルを示す図、及び第１６図は本発明
の別の実施例の構成図である。 ６４，７２……ゲート電極、８８，９０……２
入力NORサブブロツク、９２……負荷トランジ
スタ、９４，９６，１００……接触孔、９８……
接触セル、１０２，１０４，１０６……第１のメ
タライズ線、１０８……入力線、１１０……出力
線、１１２……相互接続線。

Claims (1)

1. 【特許請求の範囲】 １ 下記の構成(イ)〜(ロ)を備える集積論理回路。 (イ) 各列が１つ以上の論理回路を含むように複数
   の論理回路が複数の列に配置されており、各論
   理回路が第１の電圧と出力ノードとの間に接続
   された負荷装置と、上記出力ノードと第２の電
   圧との間に接続され入力信号を受取る少なくと
   も１つの論理装置とを有し、上記出力ノードに
   接続された出力線に論理出力信号を発生するこ
   と。 (ロ) 各上記論理回路が複数の論理サブブロツクに
   分割され、且つ少なくとも１つの論理回路が上
   記出力ノードへ接続される論理装置を含む論理
   サブブロツクを複数個持つように分割され、各
   列の論理回路の論理サブブロツクが列方向に整
   列して半導体基板上に配置されていること。 (ハ) 列方向に延び上記第１の電圧に接続された第
   １の導電線、列方向に延び上記第２の電圧に接
   続された第２の導電線、および列方向に延び上
   記出力ノードに接続された第３の導電線が各列
   に設けられていること。 (ニ) 上記負荷装置が関連列の上記第１の導電線に
   接続され、上記論理サブブロツクの論理装置の
   うち上記第２の電圧に接続される論理装置が関
   連列の上記第２の導電線に接続され、上記論理
   サブブロツクの論理装置のうち上記出力ノード
   に接続される論理装置が関連列の上記第３の導
   電線に接続されていること。 (ホ) 少なくとも１つの論理回路の上記出力線が列
   方向と直交する行方向に延びて、その出力線か
   ら論理出力信号を受取る他の列の論理回路の論
   理装置に同じ行位置において接続されているこ
   と。 (ヘ) 共通の入力信号を受取る異なる列の論理回路
   の論理装置が同じ行位置に配置されており、行
   方向に延びる入力信号線により相互接続されて
   いること。