JPH0696008A - 情報処理装置 - Google Patents
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- JPH0696008A JPH0696008A JP4246659A JP24665992A JPH0696008A JP H0696008 A JPH0696008 A JP H0696008A JP 4246659 A JP4246659 A JP 4246659A JP 24665992 A JP24665992 A JP 24665992A JP H0696008 A JPH0696008 A JP H0696008A
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- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
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Abstract
(57)【要約】
【目的】 本発明は、バス上での衝突を回避し、またデ
コーダ部を介さずにデータをアクセスでき性能向上が可
能な、また、バス上の負荷を軽減することによりクロッ
ク周波数の向上が可能な情報処理装置を提供することを
目的とする。 【構成】 バススイッチ制御部117 により第１、第２の
バススイッチ118 、119のオン・オフが制御される。第
１のバススイッチ118 がオンのとき、データパス部103
は、内蔵ROM104にも内蔵RAM105にもアクセスすることが
できる。この場合同時にアクセスすることはできない。
第１のバススイッチ118 がオフのとき、データパス部10
3 は、内蔵内蔵RAM105にアクセスすることができ、デコ
ーダ部101は内蔵ROM104から命令コードを取り込むこと
ができる。しかも、同時に行なうことができる。第２の
バススイッチについても同様である。
コーダ部を介さずにデータをアクセスでき性能向上が可
能な、また、バス上の負荷を軽減することによりクロッ
ク周波数の向上が可能な情報処理装置を提供することを
目的とする。 【構成】 バススイッチ制御部117 により第１、第２の
バススイッチ118 、119のオン・オフが制御される。第
１のバススイッチ118 がオンのとき、データパス部103
は、内蔵ROM104にも内蔵RAM105にもアクセスすることが
できる。この場合同時にアクセスすることはできない。
第１のバススイッチ118 がオフのとき、データパス部10
3 は、内蔵内蔵RAM105にアクセスすることができ、デコ
ーダ部101は内蔵ROM104から命令コードを取り込むこと
ができる。しかも、同時に行なうことができる。第２の
バススイッチについても同様である。
Description
【０００１】
【産業上の利用分野】本発明はプロセッサ、命令を格納
するメモリ、データを格納するメモリ、およびDMA 等の
周辺機能を有するマイクロコントローラに関し、バス構
成、およびバス制御方式の改良に関する。
するメモリ、データを格納するメモリ、およびDMA 等の
周辺機能を有するマイクロコントローラに関し、バス構
成、およびバス制御方式の改良に関する。
【０００２】
【従来の技術】近年、マイクロエレクトロニクス技術の
向上により、ＣＰＵ、メモリ及びその周辺機能の全てが
１チップに実装された情報処理装置が普及している。以
下図面を参照しながら、従来の情報処理装置の一例につ
いて説明する。図４は第１の従来例における情報処理装
置の構成を示す。機械語命令を解読し装置各部の動作を
制御するデコーダ部１００１と、次に実行すべき命令の
アドレスを計算するPC(Program counter) 計算部１００
２と、ALU 等により演算を行なうデータパス部１００３
と、命令を格納している内蔵ROM １００４と、データを
格納するRAM １００５と、DMA 、タイマー等の周辺機能
１００６と、デコーダ部１００１、PC計算部１００２、
データパス部１００３からなるプロセッサコアと内蔵RO
M １００４、内蔵RAM １００５、周辺機能１００６のオ
ンチップ資源との間のデータの受け渡しを制御するバス
インターフェイス部１００７から構成されている。バス
インターフェイス部１００７は、命令コード、命令アド
レス、オペランドアドレス、ロードデータ、ストアデー
タを一時保持するバッファ（命令フェッチバッファ１０
１１、命令アドレスバッファ１０１２、オペランドアド
レスバッファ１０１３、ロードバッファ１０１４、スト
アバッファ１０１５）と、チップ外部のアドレスバス、
データバスとのデータの受け渡しを制御する外部バスイ
ンターフェイス部１０１６と、上記バッファを制御し、
内蔵ROM １００４、内蔵RAM １００５、周辺機能１００
６、外部バスに対して、制御信号を出力するバス制御部
１０１７からなる。
向上により、ＣＰＵ、メモリ及びその周辺機能の全てが
１チップに実装された情報処理装置が普及している。以
下図面を参照しながら、従来の情報処理装置の一例につ
いて説明する。図４は第１の従来例における情報処理装
置の構成を示す。機械語命令を解読し装置各部の動作を
制御するデコーダ部１００１と、次に実行すべき命令の
アドレスを計算するPC(Program counter) 計算部１００
２と、ALU 等により演算を行なうデータパス部１００３
と、命令を格納している内蔵ROM １００４と、データを
格納するRAM １００５と、DMA 、タイマー等の周辺機能
１００６と、デコーダ部１００１、PC計算部１００２、
データパス部１００３からなるプロセッサコアと内蔵RO
M １００４、内蔵RAM １００５、周辺機能１００６のオ
ンチップ資源との間のデータの受け渡しを制御するバス
インターフェイス部１００７から構成されている。バス
インターフェイス部１００７は、命令コード、命令アド
レス、オペランドアドレス、ロードデータ、ストアデー
タを一時保持するバッファ（命令フェッチバッファ１０
１１、命令アドレスバッファ１０１２、オペランドアド
レスバッファ１０１３、ロードバッファ１０１４、スト
アバッファ１０１５）と、チップ外部のアドレスバス、
データバスとのデータの受け渡しを制御する外部バスイ
ンターフェイス部１０１６と、上記バッファを制御し、
内蔵ROM １００４、内蔵RAM １００５、周辺機能１００
６、外部バスに対して、制御信号を出力するバス制御部
１０１７からなる。
【０００３】以上のように構成された情報処理装置の第
１の例について、以下、基本的なバスアクセスを例にし
て、その動作について説明する。まず、内蔵ROM １００
４より命令をフェッチする場合について説明する。次命
令、または分岐先の命令アドレスをPC計算部１００２で
計算し、命令アドレスを命令アドレスバッファ１０１２
に保持する。次に、バス制御部１０１７は内蔵ROM １０
０４に対してROM 制御信号を出力し、命令アドレスを内
部アドレスバスに出力する。内蔵ROM １００４は、ROM
制御信号に基づき、アドレスに対応する命令データを読
みだし、内部データバスに出力する。そして命令コード
を内部データバスより命令フェッチバッファ１０１１に
保持し、デコーダ部１００１に出力し、デコーダ部で命
令の解読を行なう。
１の例について、以下、基本的なバスアクセスを例にし
て、その動作について説明する。まず、内蔵ROM １００
４より命令をフェッチする場合について説明する。次命
令、または分岐先の命令アドレスをPC計算部１００２で
計算し、命令アドレスを命令アドレスバッファ１０１２
に保持する。次に、バス制御部１０１７は内蔵ROM １０
０４に対してROM 制御信号を出力し、命令アドレスを内
部アドレスバスに出力する。内蔵ROM １００４は、ROM
制御信号に基づき、アドレスに対応する命令データを読
みだし、内部データバスに出力する。そして命令コード
を内部データバスより命令フェッチバッファ１０１１に
保持し、デコーダ部１００１に出力し、デコーダ部で命
令の解読を行なう。
【０００４】次に、内蔵RAM １００５よりデータをロー
ド及びストアする場合について説明する。データパス部
１００３によりロードするデータのアドレスを計算し、
オペランドアドレスバッファ１０１３に保持する。次に
バス制御部１０１７は内蔵RAM １００５に対してRAM 制
御信号を出力し、オペランドアドレスを内部アドレスバ
スに出力する。内蔵RAM １００５は、RAM 制御信号に基
づき、アドレスに対応するデータを内部データバスに出
力する。そしてデータをロードバッファ１０１４に保持
し、データパス部１００３に出力する。データをストア
する場合は、上記データロードにおいてアドレスをオペ
ランドアドレスバッファ１０１３に保持する際に、スト
アデータをストアバッファ１０１５に保持する。そし
て、バス制御部１０１７が内蔵RAM に対してRAM 制御信
号を出力し、オペランドアドレスを内部アドレスバス、
ストアデータを内部データバスに出力する。内蔵RAM １
００５はRAM 制御信号に基づき、アドレスに対応するメ
モリに内部データバス上のデータを書き込む。周辺機能
１００６からデータをロードしたり、データをストアす
る場合も上記内蔵RAM １００５に対するアクセスと同じ
動作により行なう。
ド及びストアする場合について説明する。データパス部
１００３によりロードするデータのアドレスを計算し、
オペランドアドレスバッファ１０１３に保持する。次に
バス制御部１０１７は内蔵RAM １００５に対してRAM 制
御信号を出力し、オペランドアドレスを内部アドレスバ
スに出力する。内蔵RAM １００５は、RAM 制御信号に基
づき、アドレスに対応するデータを内部データバスに出
力する。そしてデータをロードバッファ１０１４に保持
し、データパス部１００３に出力する。データをストア
する場合は、上記データロードにおいてアドレスをオペ
ランドアドレスバッファ１０１３に保持する際に、スト
アデータをストアバッファ１０１５に保持する。そし
て、バス制御部１０１７が内蔵RAM に対してRAM 制御信
号を出力し、オペランドアドレスを内部アドレスバス、
ストアデータを内部データバスに出力する。内蔵RAM １
００５はRAM 制御信号に基づき、アドレスに対応するメ
モリに内部データバス上のデータを書き込む。周辺機能
１００６からデータをロードしたり、データをストアす
る場合も上記内蔵RAM １００５に対するアクセスと同じ
動作により行なう。
【０００５】最後に、内蔵ROM １００４に対して命令フ
ェッチ、および内蔵RAM １００５に対してデータロード
を行なう場合の動作について説明する。命令フェッチ、
およびデータロードが同時に発生した場合には、内部ア
ドレスバス、内部データバス上でデータが衝突するの
で、バス制御部１０１７が調停を行ない優先度の高いア
クセスを先に行なう。データロードのほうが優先度が高
い場合には、命令フェッチが待たされ、オペランドアド
レスが内部アドレスバスに出力され、内蔵RAM １００５
より内部データバスを介してデータがロードバッファ１
０１４に格納され、データパス部１００３に出力され
る。データロードが完了してから、命令アドレスが内部
アドレスバスに出力され、内蔵ROM １００４より命令デ
ータが読み出され、命令フェッチバッファ１０１１に格
納され、デコーダ部１００１に出力される。
ェッチ、および内蔵RAM １００５に対してデータロード
を行なう場合の動作について説明する。命令フェッチ、
およびデータロードが同時に発生した場合には、内部ア
ドレスバス、内部データバス上でデータが衝突するの
で、バス制御部１０１７が調停を行ない優先度の高いア
クセスを先に行なう。データロードのほうが優先度が高
い場合には、命令フェッチが待たされ、オペランドアド
レスが内部アドレスバスに出力され、内蔵RAM １００５
より内部データバスを介してデータがロードバッファ１
０１４に格納され、データパス部１００３に出力され
る。データロードが完了してから、命令アドレスが内部
アドレスバスに出力され、内蔵ROM １００４より命令デ
ータが読み出され、命令フェッチバッファ１０１１に格
納され、デコーダ部１００１に出力される。
【０００６】図５は第２の従来例における情報処理装置
の構成を示す。基本的な構成は第１の例とほぼ同じであ
る。図４と異なるのは、命令フェッチ、およびデータロ
ードストアのバス上での衝突を避けるために、命令アド
レスバッファ１１１２、命令フェッチバッファ１１１１
は内蔵ROM に直接接続され、オペランドアドレスバッフ
ァ１１１３、ロードバッファ１１１４、ストアバッファ
１１１５は内部アドレスバス、および内部データバスを
介して内蔵RAM １１０５、周辺機能１１０６、および外
部バスインターフェイス部１１１６に接続されている。
の構成を示す。基本的な構成は第１の例とほぼ同じであ
る。図４と異なるのは、命令フェッチ、およびデータロ
ードストアのバス上での衝突を避けるために、命令アド
レスバッファ１１１２、命令フェッチバッファ１１１１
は内蔵ROM に直接接続され、オペランドアドレスバッフ
ァ１１１３、ロードバッファ１１１４、ストアバッファ
１１１５は内部アドレスバス、および内部データバスを
介して内蔵RAM １１０５、周辺機能１１０６、および外
部バスインターフェイス部１１１６に接続されている。
【０００７】以上のように構成された情報処理装置の第
２の例について、以下、基本的なバスアクセスを例にし
て、その動作について説明する。まず、内蔵ROM １１０
４より命令をフェッチする場合について説明する。この
場合の動作は、第１の例の場合と同じで、まず、命令ア
ドレスをPC計算部１１０２で計算し、命令アドレスを命
令アドレスバッファ１１１２に保持する。次に、命令フ
ェッチ制御部１１１７は内蔵ROM １１０４に対してROM
制御信号を出力し、命令アドレスバッファ１１１２から
命令アドレスを内蔵ROM １１０４に出力する。内蔵ROM
１１０４は、ROM 制御信号に基づき、アドレスに対応す
る命令データを読みだし、命令フェッチバッファ１１１
１に保持し、デコーダ部１１０１に出力し、デコーダ部
で命令の解読を行なう。
２の例について、以下、基本的なバスアクセスを例にし
て、その動作について説明する。まず、内蔵ROM １１０
４より命令をフェッチする場合について説明する。この
場合の動作は、第１の例の場合と同じで、まず、命令ア
ドレスをPC計算部１１０２で計算し、命令アドレスを命
令アドレスバッファ１１１２に保持する。次に、命令フ
ェッチ制御部１１１７は内蔵ROM １１０４に対してROM
制御信号を出力し、命令アドレスバッファ１１１２から
命令アドレスを内蔵ROM １１０４に出力する。内蔵ROM
１１０４は、ROM 制御信号に基づき、アドレスに対応す
る命令データを読みだし、命令フェッチバッファ１１１
１に保持し、デコーダ部１１０１に出力し、デコーダ部
で命令の解読を行なう。
【０００８】次に、内蔵RAM １１０５よりデータをロー
ド及びストアする場合について説明する。この場合の動
作も、第１の例の場合と同じで、データパス部１１０３
によりロードするデータのアドレスを計算し、オペラン
ドアドレスバッファ１１１３に保持する。次にロードス
トア制御部１１１８は内蔵RAM １１０５に対してRAM 制
御信号を出力し、オペランドアドレスを内部アドレスバ
スに出力する。内蔵RAM １１０５は、RAM 制御信号に基
づき、アドレスに対応するデータを内部データバスに出
力する。そしてデータをロードバッファ１１１４に保持
し、データパス部１１０３に出力する。データをストア
する場合は、上記データロードにおいてアドレスをオペ
ランドアドレスバッファ１１１３に保持する際に、スト
アデータをストアバッファ１１１５に保持する。そし
て、ロードストア制御部１１１８が内蔵RAM に対してRA
M 制御信号を出力し、オペランドアドレスを内部アドレ
スバス、ストアデータを内部データバスに出力する。内
蔵RAM １１０５はRAM 制御信号に基づき、アドレスに対
応するメモリに内部データバス上のデータを書き込む。
周辺機能１１０６からデータをロードしたり、データを
ストアする場合も上記内蔵RAM １１０５に対するアクセ
スと同じ動作により行なう。
ド及びストアする場合について説明する。この場合の動
作も、第１の例の場合と同じで、データパス部１１０３
によりロードするデータのアドレスを計算し、オペラン
ドアドレスバッファ１１１３に保持する。次にロードス
トア制御部１１１８は内蔵RAM １１０５に対してRAM 制
御信号を出力し、オペランドアドレスを内部アドレスバ
スに出力する。内蔵RAM １１０５は、RAM 制御信号に基
づき、アドレスに対応するデータを内部データバスに出
力する。そしてデータをロードバッファ１１１４に保持
し、データパス部１１０３に出力する。データをストア
する場合は、上記データロードにおいてアドレスをオペ
ランドアドレスバッファ１１１３に保持する際に、スト
アデータをストアバッファ１１１５に保持する。そし
て、ロードストア制御部１１１８が内蔵RAM に対してRA
M 制御信号を出力し、オペランドアドレスを内部アドレ
スバス、ストアデータを内部データバスに出力する。内
蔵RAM １１０５はRAM 制御信号に基づき、アドレスに対
応するメモリに内部データバス上のデータを書き込む。
周辺機能１１０６からデータをロードしたり、データを
ストアする場合も上記内蔵RAM １１０５に対するアクセ
スと同じ動作により行なう。
【０００９】最後に、内蔵ROM １１０４に対してデータ
アクセスを行なう場合の動作について説明する。これは
プログラム実行に必要なテーブルデータを内蔵ROM １１
０４に格納している１チップマイクロコントローラ等で
は頻繁に発生することである。まず、データパス部１１
０３によりロードするデータのアドレスを計算し、PC計
算部を介して命令アドレスバッファ１１１２に命令アド
レスとして保持する。次に命令フェッチ制御部１１１７
は内蔵ROM １１０４に対してROM 制御信号を出力し、命
令アドレスバッファ１１１２に保持しているオペランド
アドレスを内蔵ROM １１０４に出力する。内蔵ROM １１
０４は、ROM 制御信号に基づき、アドレスに対応するデ
ータを読みだし、命令フェッチバッファ１１１１に保持
し、デコーダ部１１０１に出力する。そして、デコーダ
部１１０１は入力したデータを命令として扱わず、ROM
データ転送バスを介して、データパス部１１０３に出力
する。このように、デコーダ部を介することにより、内
蔵ROM １１０４に対するデータアクセスを行なう。
アクセスを行なう場合の動作について説明する。これは
プログラム実行に必要なテーブルデータを内蔵ROM １１
０４に格納している１チップマイクロコントローラ等で
は頻繁に発生することである。まず、データパス部１１
０３によりロードするデータのアドレスを計算し、PC計
算部を介して命令アドレスバッファ１１１２に命令アド
レスとして保持する。次に命令フェッチ制御部１１１７
は内蔵ROM １１０４に対してROM 制御信号を出力し、命
令アドレスバッファ１１１２に保持しているオペランド
アドレスを内蔵ROM １１０４に出力する。内蔵ROM １１
０４は、ROM 制御信号に基づき、アドレスに対応するデ
ータを読みだし、命令フェッチバッファ１１１１に保持
し、デコーダ部１１０１に出力する。そして、デコーダ
部１１０１は入力したデータを命令として扱わず、ROM
データ転送バスを介して、データパス部１１０３に出力
する。このように、デコーダ部を介することにより、内
蔵ROM １１０４に対するデータアクセスを行なう。
【００１０】
【発明が解決しようとする課題】しかしながら上記の従
来技術によれば、プロセッサコア部の処理能力には余力
があってもバスの転送能力の限界により、情報処理装置
自体の性能を、もはやこれ以上向上させることができな
いという問題があった。具体的にいうと、図４におい
て、内蔵ROM から命令コードをバスを介してデコーダに
転送（フェッチ）する間は、内蔵RAM や周辺機能に対し
てアクセスすることはできない。図５において、内蔵RO
M のフェッチと同時に内蔵RAM 又は周辺機能に対してア
クセスし得るが、内蔵ROM のオペランドデータを読み出
すのにROM 転送バスを経由する分だけ余分に時間がかか
ってしまう。
来技術によれば、プロセッサコア部の処理能力には余力
があってもバスの転送能力の限界により、情報処理装置
自体の性能を、もはやこれ以上向上させることができな
いという問題があった。具体的にいうと、図４におい
て、内蔵ROM から命令コードをバスを介してデコーダに
転送（フェッチ）する間は、内蔵RAM や周辺機能に対し
てアクセスすることはできない。図５において、内蔵RO
M のフェッチと同時に内蔵RAM 又は周辺機能に対してア
クセスし得るが、内蔵ROM のオペランドデータを読み出
すのにROM 転送バスを経由する分だけ余分に時間がかか
ってしまう。
【００１１】また，特に図４においては、内部アドレス
バス、内部データバスに多数の資源が接続されるためバ
スの負荷が重くなり、これによりバスの負荷容量が増大
することで波形なまりが生じるので、クロック周波数を
向上させることができないという問題も有していた。本
発明は上記課題に鑑み、バス上での衝突を回避し、また
デコーダ部を介さずにデータをアクセスでき、性能向上
が可能な、また、バス上の負荷を軽減することによりク
ロック周波数の向上が可能な情報処理装置を提供するこ
とを目的とする。
バス、内部データバスに多数の資源が接続されるためバ
スの負荷が重くなり、これによりバスの負荷容量が増大
することで波形なまりが生じるので、クロック周波数を
向上させることができないという問題も有していた。本
発明は上記課題に鑑み、バス上での衝突を回避し、また
デコーダ部を介さずにデータをアクセスでき、性能向上
が可能な、また、バス上の負荷を軽減することによりク
ロック周波数の向上が可能な情報処理装置を提供するこ
とを目的とする。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に本発明の情報処理装置は、データをアクセスする第１
のアクセス手段と、データをアクセスする第２のアクセ
ス手段と、データをアクセスされる第１の被アクセス手
段と、データをアクセスされる第２の被アクセス手段
と、第１のアクセス手段、第２のアクセス手段、第１の
被アクセス手段及び第２の被アクセス手段が接続される
バスと、バスにおいて、第１のアクセス手段及び第１の
被アクセス手段を接続する側と第２のアクセス手段及び
第２の被アクセス手段を接続する側との間に挿入され、
バスを分離したり接続したりするバススイッチとを備え
ている。
に本発明の情報処理装置は、データをアクセスする第１
のアクセス手段と、データをアクセスする第２のアクセ
ス手段と、データをアクセスされる第１の被アクセス手
段と、データをアクセスされる第２の被アクセス手段
と、第１のアクセス手段、第２のアクセス手段、第１の
被アクセス手段及び第２の被アクセス手段が接続される
バスと、バスにおいて、第１のアクセス手段及び第１の
被アクセス手段を接続する側と第２のアクセス手段及び
第２の被アクセス手段を接続する側との間に挿入され、
バスを分離したり接続したりするバススイッチとを備え
ている。
【００１３】また、プログラムを格納する命令記憶手
段、および命令記憶手段の命令を解読する命令解読手段
を接続する第１のバスと、命令実行時のデータを格納す
るデータ記憶手段、および解読手段の解読結果に従って
命令を実行する命令実行手段を接続する第２のバスと、
第１のバスと第２のバスとの接続をオン・オフする第１
のバススイッチと、命令実行手段の動作に応じて第１の
バススイッチを制御するバススイッチ制御手段とを備え
ている。
段、および命令記憶手段の命令を解読する命令解読手段
を接続する第１のバスと、命令実行時のデータを格納す
るデータ記憶手段、および解読手段の解読結果に従って
命令を実行する命令実行手段を接続する第２のバスと、
第１のバスと第２のバスとの接続をオン・オフする第１
のバススイッチと、命令実行手段の動作に応じて第１の
バススイッチを制御するバススイッチ制御手段とを備え
ている。
【００１４】また、前記情報処理装置は、内蔵周辺回路
を接続する第３のバスと、第２のバスと第３のバスとの
接続をオン・オフする第２のバススイッチとを備え、前
記バススイッチ制御手段はさらに、命令実行手段の動作
に応じて第２のバススイッチを制御する構成であっても
よい。
を接続する第３のバスと、第２のバスと第３のバスとの
接続をオン・オフする第２のバススイッチとを備え、前
記バススイッチ制御手段はさらに、命令実行手段の動作
に応じて第２のバススイッチを制御する構成であっても
よい。
【００１５】前記情報処理装置はさらに、第１、第２及
び第３のバスの１つを外部のバスに接続する外部バスイ
ンタフェース手段を備え、前記バススイッチ制御手段
は、内部資源を開放すべきことを示す外部信号が入力さ
れると、外部から外部バスインターフェース手段を介し
て、命令記手段、データ記憶手段、内蔵周辺回路をアク
セスし得るように第１及び第２のバススイッチのオン・
オフを制御する構成であってもよい。
び第３のバスの１つを外部のバスに接続する外部バスイ
ンタフェース手段を備え、前記バススイッチ制御手段
は、内部資源を開放すべきことを示す外部信号が入力さ
れると、外部から外部バスインターフェース手段を介し
て、命令記手段、データ記憶手段、内蔵周辺回路をアク
セスし得るように第１及び第２のバススイッチのオン・
オフを制御する構成であってもよい。
【００１６】前記情報処理装置は更に、第１、第２及び
第３のバスの１つを外部のバスに接続する外部バスイン
タフェース手段を備え、前記バススイッチ制御手段は、
周辺機能の動作を禁止すべきことを示す外部信号が入力
されると、内部から外部バスインターフェース手段を介
して、外部の周辺装置にアクセスし得るように、第１及
び第２のバススイッチのオン・オフを制御する構成であ
ってもよい。
第３のバスの１つを外部のバスに接続する外部バスイン
タフェース手段を備え、前記バススイッチ制御手段は、
周辺機能の動作を禁止すべきことを示す外部信号が入力
されると、内部から外部バスインターフェース手段を介
して、外部の周辺装置にアクセスし得るように、第１及
び第２のバススイッチのオン・オフを制御する構成であ
ってもよい。
【００１７】
【作用】上記した構成により本発明の情報処理装置で
は、バススイッチが接続していないときは、第１のアク
セス手段からは第１の被アクセス手段に対してのみ、第
２のアクセス手段から第２の被アクセス手段に対しての
みアクセス可能となり、しかも同時にアクセスすること
を可能とする。バススイッチが接続している場合は、第
１のアクセス手段からは第２の被アクセス手段に対して
も、また、第２のアクセス手段からは第１の被アクセス
手段に対してもアクセス可能となるが、同時にはアクセ
スできない。
は、バススイッチが接続していないときは、第１のアク
セス手段からは第１の被アクセス手段に対してのみ、第
２のアクセス手段から第２の被アクセス手段に対しての
みアクセス可能となり、しかも同時にアクセスすること
を可能とする。バススイッチが接続している場合は、第
１のアクセス手段からは第２の被アクセス手段に対して
も、また、第２のアクセス手段からは第１の被アクセス
手段に対してもアクセス可能となるが、同時にはアクセ
スできない。
【００１８】また、バススイッチ制御手段によりバスス
イッチのオン・オフが制御される。バススイッチがオン
のときは、第１のバスと第２のバスとが接続される。こ
のとき命令実行手段は、命令記憶手段にもデータ記憶手
段にもアクセスすることができる。この場合同時にアク
セスすることはできない。バススイッチがオフのとき
は、第１のバスと第２のバスとが分離される。このと
き、命令実行手段はデータ記憶手段にアクセスすること
ができ、命令解読手段は命令記憶手段から命令コードを
取り込むことができる。この２つは、同時に行なうこと
ができる。
イッチのオン・オフが制御される。バススイッチがオン
のときは、第１のバスと第２のバスとが接続される。こ
のとき命令実行手段は、命令記憶手段にもデータ記憶手
段にもアクセスすることができる。この場合同時にアク
セスすることはできない。バススイッチがオフのとき
は、第１のバスと第２のバスとが分離される。このと
き、命令実行手段はデータ記憶手段にアクセスすること
ができ、命令解読手段は命令記憶手段から命令コードを
取り込むことができる。この２つは、同時に行なうこと
ができる。
【００１９】
【実施例】以下、本発明の一実施例の情報処理装置につ
いて、図面を参照しながら説明する。図１は本発明の実
施例における情報処理装置の一構成を示すブロック図で
ある。図１において、１０１はデコーダ部で、命令を解
読し、プロセッサコアの各部への制御信号を出力する。
いて、図面を参照しながら説明する。図１は本発明の実
施例における情報処理装置の一構成を示すブロック図で
ある。図１において、１０１はデコーダ部で、命令を解
読し、プロセッサコアの各部への制御信号を出力する。
【００２０】１０２はPC計算部で、デコーダ部１０１で
解読すべき次の命令のアドレスを計算し、後述の内蔵RO
M １１０４にアクセスする。１０３はデータパス部で、
デコーダ部１０１より出力される制御信号に基づき、演
算や処理を行ない、後述の内蔵RAM １１０５や内蔵ROM
１１０４にアクセスする。上記のデコーダ部１０１、PC
計算部１０２、及びデータパス部１０３とを合わせてプ
ロセッサコアと呼ぶ。
解読すべき次の命令のアドレスを計算し、後述の内蔵RO
M １１０４にアクセスする。１０３はデータパス部で、
デコーダ部１０１より出力される制御信号に基づき、演
算や処理を行ない、後述の内蔵RAM １１０５や内蔵ROM
１１０４にアクセスする。上記のデコーダ部１０１、PC
計算部１０２、及びデータパス部１０３とを合わせてプ
ロセッサコアと呼ぶ。
【００２１】１０４は内蔵ROM で、命令コードからなる
プログラムを格納しており、PC計算部１１０２やデータ
パス部１１０３からアクセスされる。この内蔵ROM に接
続されているデータバスを内蔵ROM データバス、内蔵RO
M に接続されているアドレスバスを内蔵ROM アドレスバ
スと呼ぶ。１０５は内蔵RAM で、データを格納し、デー
タパス部１１０３からアクセスされる。この内蔵RAM に
接続されているデータバスを内蔵RAM データバス、内蔵
RAM に接続されているアドレスバスを内蔵RAM アドレス
バスと呼ぶ。
プログラムを格納しており、PC計算部１１０２やデータ
パス部１１０３からアクセスされる。この内蔵ROM に接
続されているデータバスを内蔵ROM データバス、内蔵RO
M に接続されているアドレスバスを内蔵ROM アドレスバ
スと呼ぶ。１０５は内蔵RAM で、データを格納し、デー
タパス部１１０３からアクセスされる。この内蔵RAM に
接続されているデータバスを内蔵RAM データバス、内蔵
RAM に接続されているアドレスバスを内蔵RAM アドレス
バスと呼ぶ。
【００２２】１０６は周辺回路で、DMA 、タイマー等の
周辺機能を有する（以下単に周辺機能と呼ぶ）。この周
辺機能に接続されているデータバスを周辺機能データバ
ス、周辺機能に接続されているアドレスバスを周辺機能
アドレスバスと呼ぶ。１０７はバスインターフェイス部
で、１１１〜１２０からなり、アドレスバス及びデータ
バスを介して、プロセッサコア（デコーダ部１０１、PC
計算部１０２及びデータパス部１０３）と、内蔵ROM １
０４、内蔵RAM １０５及び周辺機能１０６との間で、デ
ータの受け渡しを行なう。
周辺機能を有する（以下単に周辺機能と呼ぶ）。この周
辺機能に接続されているデータバスを周辺機能データバ
ス、周辺機能に接続されているアドレスバスを周辺機能
アドレスバスと呼ぶ。１０７はバスインターフェイス部
で、１１１〜１２０からなり、アドレスバス及びデータ
バスを介して、プロセッサコア（デコーダ部１０１、PC
計算部１０２及びデータパス部１０３）と、内蔵ROM １
０４、内蔵RAM １０５及び周辺機能１０６との間で、デ
ータの受け渡しを行なう。
【００２３】１１１は命令フェッチバッファで、フェッ
チした命令を一時保持する。１１２は命令アドレスバッ
ファで、フェッチする命令のアドレスを一時保持する。
１１３はオペランドアドレスバッファで、ロード、スト
アするデータのアドレスを一時保持する。
チした命令を一時保持する。１１２は命令アドレスバッ
ファで、フェッチする命令のアドレスを一時保持する。
１１３はオペランドアドレスバッファで、ロード、スト
アするデータのアドレスを一時保持する。
【００２４】１１４はロードバッファで、データパス部
１０３へのロードデータを一時保持する。１１５はスト
アバッファで、データパス部１０３から出力されるスト
アデータを一時保持する。１１６は外部バスインターフ
ェイス部で、内部アドレスバス、内部データバスとチッ
プ外部とのインターフェイスを行う。
１０３へのロードデータを一時保持する。１１５はスト
アバッファで、データパス部１０３から出力されるスト
アデータを一時保持する。１１６は外部バスインターフ
ェイス部で、内部アドレスバス、内部データバスとチッ
プ外部とのインターフェイスを行う。
【００２５】１１７はバス制御部で、１１１〜１１５の
各バッファのラッチ制御、および内蔵ROM １０４、内蔵
RAM １０５、周辺機能１０６、外部バスに対する制御を
行なう。１１８は第１のバススイッチで、内蔵ROM アド
レスバス及び内蔵ROM データバスと、内蔵RAM アドレス
バス及び内蔵RAM データバスとを接続したり、切り離し
たりする。
各バッファのラッチ制御、および内蔵ROM １０４、内蔵
RAM １０５、周辺機能１０６、外部バスに対する制御を
行なう。１１８は第１のバススイッチで、内蔵ROM アド
レスバス及び内蔵ROM データバスと、内蔵RAM アドレス
バス及び内蔵RAM データバスとを接続したり、切り離し
たりする。
【００２６】１１９は第２のバススイッチで、内蔵RAM
アドレスバス及び内蔵RAM データバスと、周辺機能アド
レスバス及び周辺機能データバスとを接続したり、切り
離したりする。１２０はバススイッチ制御部で、１１
８、１１９のバススイッチの開閉を制御する。
アドレスバス及び内蔵RAM データバスと、周辺機能アド
レスバス及び周辺機能データバスとを接続したり、切り
離したりする。１２０はバススイッチ制御部で、１１
８、１１９のバススイッチの開閉を制御する。
【００２７】以上のように構成された情報処理装置につ
いて、以下、基本的なバスアクセスを例にして、その動
作について説明する。まず、内蔵ROM １０４から命令を
フェッチする場合について説明する。PC計算部１０２
は、次命令または分岐先の命令アドレスを計算し、その
命令アドレスを命令アドレスバッファ１１２に保持させ
る。次に、バス制御部１１７は、内蔵ROM １０４に対し
てROM 制御信号を出力し、命令アドレスを内蔵ROM アド
レスバスに出力する。これと同時に、バススイッチ制御
部１２０はPC計算部１０２から出力される命令アドレス
を解読し、内蔵ROM にアクセスすることを判別し、バス
スイッチ１１８を切り、内蔵ROM アドレスバスおよび内
蔵ROM データバスと内蔵RAM アドレスバスおよび内蔵RA
M データバスを分離する。内蔵ROM １０４は、ROM制御
信号に基づき、アドレスに対応する命令データを読みだ
し、内蔵ROM データバスに出力する。そして命令データ
を内蔵ROM データバスより命令フェッチバッファ１１１
に保持し、デコーダ部１０１に出力し、デコーダ部で命
令の解読を行なう。
いて、以下、基本的なバスアクセスを例にして、その動
作について説明する。まず、内蔵ROM １０４から命令を
フェッチする場合について説明する。PC計算部１０２
は、次命令または分岐先の命令アドレスを計算し、その
命令アドレスを命令アドレスバッファ１１２に保持させ
る。次に、バス制御部１１７は、内蔵ROM １０４に対し
てROM 制御信号を出力し、命令アドレスを内蔵ROM アド
レスバスに出力する。これと同時に、バススイッチ制御
部１２０はPC計算部１０２から出力される命令アドレス
を解読し、内蔵ROM にアクセスすることを判別し、バス
スイッチ１１８を切り、内蔵ROM アドレスバスおよび内
蔵ROM データバスと内蔵RAM アドレスバスおよび内蔵RA
M データバスを分離する。内蔵ROM １０４は、ROM制御
信号に基づき、アドレスに対応する命令データを読みだ
し、内蔵ROM データバスに出力する。そして命令データ
を内蔵ROM データバスより命令フェッチバッファ１１１
に保持し、デコーダ部１０１に出力し、デコーダ部で命
令の解読を行なう。
【００２８】続いて、データパス部１０３が内蔵RAM １
０５よりデータをロード及びストアする場合について説
明する。データパス部１０３は、ロードすべきデータの
アドレスを計算し、そのアドレスをオペランドアドレス
バッファ１１３に保持させる。さらにバス制御部１１７
は内蔵RAM １０５に対してRAM 制御信号を出力し、オペ
ランドアドレスを内蔵RAM アドレスバスに出力する。同
時に、バススイッチ制御部１２０はデータパス部１０３
から出力されるオペランドアドレスを解読し、内蔵RAM
にアクセスすることを判別し、バススイッチ１１８、１
１９を切る。これにより、内蔵ROM アドレスバスおよび
内蔵ROM データバスと、内蔵RAM アドレスバスおよび内
蔵RAM データバスとが分離され、周辺機能アドレスバス
および周辺機能データバスとが分離される。内蔵RAM １
０５は、RAM 制御信号に基づき、アドレスに対応するデ
ータを内蔵RAM データバスに出力する。ロードバッファ
１１４は、そのデータを保持し、データパス部１０３に
出力する。
０５よりデータをロード及びストアする場合について説
明する。データパス部１０３は、ロードすべきデータの
アドレスを計算し、そのアドレスをオペランドアドレス
バッファ１１３に保持させる。さらにバス制御部１１７
は内蔵RAM １０５に対してRAM 制御信号を出力し、オペ
ランドアドレスを内蔵RAM アドレスバスに出力する。同
時に、バススイッチ制御部１２０はデータパス部１０３
から出力されるオペランドアドレスを解読し、内蔵RAM
にアクセスすることを判別し、バススイッチ１１８、１
１９を切る。これにより、内蔵ROM アドレスバスおよび
内蔵ROM データバスと、内蔵RAM アドレスバスおよび内
蔵RAM データバスとが分離され、周辺機能アドレスバス
および周辺機能データバスとが分離される。内蔵RAM １
０５は、RAM 制御信号に基づき、アドレスに対応するデ
ータを内蔵RAM データバスに出力する。ロードバッファ
１１４は、そのデータを保持し、データパス部１０３に
出力する。
【００２９】また、データパス部１０３が内蔵RAM １０
５にデータをストアする場合は、上記データロードにお
いてアドレスをオペランドアドレスバッファ１１３に保
持する際に、ストアデータをストアバッファ１１５に保
持する。そして、バス制御部１１７が内蔵RAM に対して
RAM 制御信号を出力し、オペランドアドレスを内蔵RAM
アドレスバス、ストアデータを内蔵RAM データバスに出
力する。内蔵RAM １０５はRAM 制御信号に基づき、アド
レスに対応するメモリに内蔵RAM データバス上のデータ
を書き込む。
５にデータをストアする場合は、上記データロードにお
いてアドレスをオペランドアドレスバッファ１１３に保
持する際に、ストアデータをストアバッファ１１５に保
持する。そして、バス制御部１１７が内蔵RAM に対して
RAM 制御信号を出力し、オペランドアドレスを内蔵RAM
アドレスバス、ストアデータを内蔵RAM データバスに出
力する。内蔵RAM １０５はRAM 制御信号に基づき、アド
レスに対応するメモリに内蔵RAM データバス上のデータ
を書き込む。
【００３０】次に、データパス部１０３が周辺機能１０
６よりデータをロード及びストアする場合について説明
する。基本的には上記内蔵RAM １０５に対するアクセス
と同じであり、異なる点はバススイッチ制御部１２０に
よるバススイッチ１１８、１１９の制御である。周辺機
能１０６をアクセスする場合には、バススイッチ制御部
１２０はデータパス部１０３から出力されるオペランド
アドレスを解読し、周辺機能１０６へのアクセスである
ことを判別した結果、バススイッチ１１８を切り、バス
スイッチ１１９を接続するように制御する。即ち、内蔵
ROM アドレスバス及び内蔵ROM データバスと、内蔵RAM
アドレスバス及び内蔵RAM データバスとは分離され、内
蔵RAM アドレスバス及び内蔵RAM データバスと、周辺機
能アドレスバス及び周辺機能データバスとは接続され
る。これにより、オペランドアドレスバッファ１１３か
ら出力されたアドレスは、内蔵RAM アドレスバスおよび
周辺機能アドレスバスを介して、周辺機能１０６に供給
される。周辺機能１０６は、周辺機能制御信号に基づ
き、アドレスに対応するデータを周辺機能データバスに
出力する。そして、内蔵RAM データバスを介して、デー
タをロードバッファ１１４に保持し、データパス部１０
３に出力する。
６よりデータをロード及びストアする場合について説明
する。基本的には上記内蔵RAM １０５に対するアクセス
と同じであり、異なる点はバススイッチ制御部１２０に
よるバススイッチ１１８、１１９の制御である。周辺機
能１０６をアクセスする場合には、バススイッチ制御部
１２０はデータパス部１０３から出力されるオペランド
アドレスを解読し、周辺機能１０６へのアクセスである
ことを判別した結果、バススイッチ１１８を切り、バス
スイッチ１１９を接続するように制御する。即ち、内蔵
ROM アドレスバス及び内蔵ROM データバスと、内蔵RAM
アドレスバス及び内蔵RAM データバスとは分離され、内
蔵RAM アドレスバス及び内蔵RAM データバスと、周辺機
能アドレスバス及び周辺機能データバスとは接続され
る。これにより、オペランドアドレスバッファ１１３か
ら出力されたアドレスは、内蔵RAM アドレスバスおよび
周辺機能アドレスバスを介して、周辺機能１０６に供給
される。周辺機能１０６は、周辺機能制御信号に基づ
き、アドレスに対応するデータを周辺機能データバスに
出力する。そして、内蔵RAM データバスを介して、デー
タをロードバッファ１１４に保持し、データパス部１０
３に出力する。
【００３１】また、データパス部１０３が周辺機能１０
６にデータをストアする場合は、上記データロードにお
いてアドレスをオペランドアドレスバッファ１１３に保
持する際に、ストアデータをストアバッファ１１５に保
持する。そして、バス制御部１１７は、周辺機能１０６
に対して周辺機能制御信号を出力し、オペランドアドレ
スを内蔵RAM アドレスバス、ストアデータを内蔵RAM デ
ータバスに出力する。この周辺機能制御信号に基づき周
辺機能１０６は、周辺機能アドレスバスを介して入力さ
れたアドレスに対応するメモリに周辺機能データバス上
のデータをストアする。
６にデータをストアする場合は、上記データロードにお
いてアドレスをオペランドアドレスバッファ１１３に保
持する際に、ストアデータをストアバッファ１１５に保
持する。そして、バス制御部１１７は、周辺機能１０６
に対して周辺機能制御信号を出力し、オペランドアドレ
スを内蔵RAM アドレスバス、ストアデータを内蔵RAM デ
ータバスに出力する。この周辺機能制御信号に基づき周
辺機能１０６は、周辺機能アドレスバスを介して入力さ
れたアドレスに対応するメモリに周辺機能データバス上
のデータをストアする。
【００３２】次に、データパス部１０３が内臓ROM １０
４よりデータをロードする場合について説明する。基本
的には上記内臓RAM １０５、周辺機能１０６に対するア
クセスと同じであり、異なる点はバススイッチ制御部１
２０によるバススイッチ１１８、１１９の制御である。
データパス部１０３が内臓ROM １０４をアクセスする場
合には、バススイッチ制御部１２０は、データパス部１
０３から出力されるオペランドアドレスを解読し，内臓
ROM １０４へのアクセスであることを判別した結果、バ
ススイッチ１１８を接続し、バススイッチ１１９を切る
ように制御する。即ち、内臓ROM アドレスバス及び内臓
ROM データバスと、内臓RAM アドレスバス及び内臓RAM
データバスとは接続され、内臓RAM アドレスバス及び内
臓RAM データバスと、周辺機能アドレスバス及び周辺機
能データバスとは分離される。
４よりデータをロードする場合について説明する。基本
的には上記内臓RAM １０５、周辺機能１０６に対するア
クセスと同じであり、異なる点はバススイッチ制御部１
２０によるバススイッチ１１８、１１９の制御である。
データパス部１０３が内臓ROM １０４をアクセスする場
合には、バススイッチ制御部１２０は、データパス部１
０３から出力されるオペランドアドレスを解読し，内臓
ROM １０４へのアクセスであることを判別した結果、バ
ススイッチ１１８を接続し、バススイッチ１１９を切る
ように制御する。即ち、内臓ROM アドレスバス及び内臓
ROM データバスと、内臓RAM アドレスバス及び内臓RAM
データバスとは接続され、内臓RAM アドレスバス及び内
臓RAM データバスと、周辺機能アドレスバス及び周辺機
能データバスとは分離される。
【００３３】これにより、オペランドアドレスバッファ
１１３から出力されたアドレスは、内臓RAM アドレスバ
ス及び内臓ROM アドレスバスを介して、内臓ROM １０４
に供給される。内臓ROM １０４は、ROM 制御信号に基づ
き、アドレスに対応するデータを内臓ROM データバスに
出力する。そして、内臓RAM データバスを介して、デー
タをロードバッファ１４４に保持し、データパス部１０
３に出力する。
１１３から出力されたアドレスは、内臓RAM アドレスバ
ス及び内臓ROM アドレスバスを介して、内臓ROM １０４
に供給される。内臓ROM １０４は、ROM 制御信号に基づ
き、アドレスに対応するデータを内臓ROM データバスに
出力する。そして、内臓RAM データバスを介して、デー
タをロードバッファ１４４に保持し、データパス部１０
３に出力する。
【００３４】最後に、内蔵ROM １０４に対して命令フェ
ッチ、および内蔵RAM １０５に対して同時にデータロー
ドを行なう場合の動作について説明する。命令フェッ
チ、およびデータロードが同時に発生した場合には、バ
ススイッチ制御部１２０が命令アドレス、オペランドア
ドレスを解読し、内蔵ROM １０４、内蔵RAM １０５に対
してアクセスすることを判別し、バススイッチ１１８、
１１９を切り、内蔵ROMアドレスバス、内蔵ROM データ
バス、内蔵RAM アドレスバス、内蔵RAM データバス、周
辺機能アドレスバス、および周辺機能データバスを分離
する。これにより、バス上でのデータ衝突が回避でき、
命令アドレスは内蔵ROM アドレスバスに、オペランドア
ドレスは内蔵RAM アドレスバスに出力することが可能に
なる。そして、内蔵ROM １０４より内蔵ROM データバス
を介して命令が命令フェッチバッファ１１１に格納さ
れ、内蔵RAM １０５より内蔵RAM データバスを介してデ
ータがロードバッファ１１４に格納され、それぞれ、デ
コーダ部１０１、データパス部１０３に出力される。
ッチ、および内蔵RAM １０５に対して同時にデータロー
ドを行なう場合の動作について説明する。命令フェッ
チ、およびデータロードが同時に発生した場合には、バ
ススイッチ制御部１２０が命令アドレス、オペランドア
ドレスを解読し、内蔵ROM １０４、内蔵RAM １０５に対
してアクセスすることを判別し、バススイッチ１１８、
１１９を切り、内蔵ROMアドレスバス、内蔵ROM データ
バス、内蔵RAM アドレスバス、内蔵RAM データバス、周
辺機能アドレスバス、および周辺機能データバスを分離
する。これにより、バス上でのデータ衝突が回避でき、
命令アドレスは内蔵ROM アドレスバスに、オペランドア
ドレスは内蔵RAM アドレスバスに出力することが可能に
なる。そして、内蔵ROM １０４より内蔵ROM データバス
を介して命令が命令フェッチバッファ１１１に格納さ
れ、内蔵RAM １０５より内蔵RAM データバスを介してデ
ータがロードバッファ１１４に格納され、それぞれ、デ
コーダ部１０１、データパス部１０３に出力される。
【００３５】以上のように本実施例によれば、バススイ
ッチ制御部１２０が命令アドレス、オペランドアドレス
を解読し、バススイッチを制御して内部バスを分離させ
ることにより、命令とデータを同時にアクセスすること
ができる。また、バススイッチを制御し、必要な場合だ
け内部バスを接続することにより、内蔵ROM 内に格納さ
れているテーブルデータをデコーダ部を介さずにデータ
パス部に転送することができ、バスの衝突および余分な
データ転送による性能劣化を回避することができる。そ
の上、バスを分離したことにより、各内部バスに対する
負荷が軽減するので、クロック周波数を容易に向上でき
る。
ッチ制御部１２０が命令アドレス、オペランドアドレス
を解読し、バススイッチを制御して内部バスを分離させ
ることにより、命令とデータを同時にアクセスすること
ができる。また、バススイッチを制御し、必要な場合だ
け内部バスを接続することにより、内蔵ROM 内に格納さ
れているテーブルデータをデコーダ部を介さずにデータ
パス部に転送することができ、バスの衝突および余分な
データ転送による性能劣化を回避することができる。そ
の上、バスを分離したことにより、各内部バスに対する
負荷が軽減するので、クロック周波数を容易に向上でき
る。
【００３６】次に、本発明の第２の実施例について図面
を参照しながら説明する。図２は本発明の第２の実施例
を示す情報処理装置の一構成を示すブロック図であり、
基本的な構成は第１の実施例とほぼ同じであるので異な
る点のみ説明する。図１と異なるのは、テストモード／
バスリリース検出回路２２１を設けた点である。
を参照しながら説明する。図２は本発明の第２の実施例
を示す情報処理装置の一構成を示すブロック図であり、
基本的な構成は第１の実施例とほぼ同じであるので異な
る点のみ説明する。図１と異なるのは、テストモード／
バスリリース検出回路２２１を設けた点である。
【００３７】テストモード／バスリリース検出回路２２
１は、内部資源（内蔵ROM ２０４、内蔵RAM ２０５、周
辺機能２０６) を外部からアクセスし得るように開放す
べきことを指示する外部入力信号を検出する回路であ
る。テストモードというのは外部からＤＭＡ等により内
部ROM ２０４、内蔵RAM ２０５、周辺機能２０６をテス
トする場合をいい、デバッグ時に使用される。バスリリ
ース状態とは外部から内部資源を利用する場合をいう。
テストモードもバスリリース状態も名称が違うのみであ
る。
１は、内部資源（内蔵ROM ２０４、内蔵RAM ２０５、周
辺機能２０６) を外部からアクセスし得るように開放す
べきことを指示する外部入力信号を検出する回路であ
る。テストモードというのは外部からＤＭＡ等により内
部ROM ２０４、内蔵RAM ２０５、周辺機能２０６をテス
トする場合をいい、デバッグ時に使用される。バスリリ
ース状態とは外部から内部資源を利用する場合をいう。
テストモードもバスリリース状態も名称が違うのみであ
る。
【００３８】以上のように構成された情報処理装置につ
いて、以下、その動作を説明する。テストモード／バス
リリース検出回路２２１は、チップ外部から入力され
る、テストモードおよびバスのリリース状態の要求信号
を検出し、バス制御部２１７、バススイッチ制御部２２
０に通知する。この信号が通知されると、バス制御部２
１７は、チップ外部から入力されるOnChip資源アクセス
制御信号に基づき、ROM制御信号、RAM 制御信号、周辺
機能制御信号を生成する。また、同時にバススイッチ制
御部２２０もOnChip資源アクセス制御信号と外部から与
えられたアドレスよりバススイッチ２１８、２１９を制
御する。これにより、外部からアドレスおよびデータを
与えて、チップ内部の内蔵ROM ２０４、内蔵RAM ２０
５、周辺機能２０６をアクセスすることが可能になる。
いて、以下、その動作を説明する。テストモード／バス
リリース検出回路２２１は、チップ外部から入力され
る、テストモードおよびバスのリリース状態の要求信号
を検出し、バス制御部２１７、バススイッチ制御部２２
０に通知する。この信号が通知されると、バス制御部２
１７は、チップ外部から入力されるOnChip資源アクセス
制御信号に基づき、ROM制御信号、RAM 制御信号、周辺
機能制御信号を生成する。また、同時にバススイッチ制
御部２２０もOnChip資源アクセス制御信号と外部から与
えられたアドレスよりバススイッチ２１８、２１９を制
御する。これにより、外部からアドレスおよびデータを
与えて、チップ内部の内蔵ROM ２０４、内蔵RAM ２０
５、周辺機能２０６をアクセスすることが可能になる。
【００３９】具体的な動作を、以下、内臓ROM ２０４の
データを外部から読み出す場合について説明する。チッ
プ外部からテストモードまたはバスリリースを要求する
信号が入力されると、テストモード／バスリリース検出
回路２２１は、入力された要求信号を検出し、バスを解
放すると同時に、バス制御部２１７、バススイッチ制御
部２２０にバス解放状態であることを通知する。
データを外部から読み出す場合について説明する。チッ
プ外部からテストモードまたはバスリリースを要求する
信号が入力されると、テストモード／バスリリース検出
回路２２１は、入力された要求信号を検出し、バスを解
放すると同時に、バス制御部２１７、バススイッチ制御
部２２０にバス解放状態であることを通知する。
【００４０】この信号が通知されると、バス制御部２１
７は、チップ外部から入力されるOnChip資源アクセス制
御信号に基づき、ROM 制御信号を出力する。また、同時
にバススイッチ制御部２２０は、OnChip資源アクセス制
御信号と外部から入力されたアドレス（外部バスインタ
ーフェイス部２１６が外部アドレスを入力しているの
で、周辺機能アドレスバス上のアドレス）を解読し、内
臓ROM ２０４にアクセスすることを判別し、バススイッ
チ２１８、２１９を接続するように制御する。即ち、内
臓ROM アドレスバス及び内臓ROM データバスと、内臓RA
M アドレスバス及び内臓RAM データバスとを接続し、内
臓RAM アドレスバス及び内臓RAM データバスと、周辺機
能アドレスバス及び周辺機能データバスとを接続する。
７は、チップ外部から入力されるOnChip資源アクセス制
御信号に基づき、ROM 制御信号を出力する。また、同時
にバススイッチ制御部２２０は、OnChip資源アクセス制
御信号と外部から入力されたアドレス（外部バスインタ
ーフェイス部２１６が外部アドレスを入力しているの
で、周辺機能アドレスバス上のアドレス）を解読し、内
臓ROM ２０４にアクセスすることを判別し、バススイッ
チ２１８、２１９を接続するように制御する。即ち、内
臓ROM アドレスバス及び内臓ROM データバスと、内臓RA
M アドレスバス及び内臓RAM データバスとを接続し、内
臓RAM アドレスバス及び内臓RAM データバスと、周辺機
能アドレスバス及び周辺機能データバスとを接続する。
【００４１】これにより外部から入力されたアドレス
は、周辺機能アドレスバス、内臓ROMアドレスバス、及
び内臓RAM アドレスバスを介して内臓ROM ２０４に供給
される。内臓ROM ２０４は、ROM 制御信号に基づき、ア
ドレスに対応するデータを内臓ROM データバスに出力す
る。そして、内臓RAM データバス、周辺機能データバス
及び外部バスインターフェイス部２１６を介して、デー
タを外部に出力する。
は、周辺機能アドレスバス、内臓ROMアドレスバス、及
び内臓RAM アドレスバスを介して内臓ROM ２０４に供給
される。内臓ROM ２０４は、ROM 制御信号に基づき、ア
ドレスに対応するデータを内臓ROM データバスに出力す
る。そして、内臓RAM データバス、周辺機能データバス
及び外部バスインターフェイス部２１６を介して、デー
タを外部に出力する。
【００４２】以上のように、テストモード／バスリリー
ス検出回路を設けることにより、外部からアドレスおよ
びデータを与え、チップ内部の資源をアクセスすること
ができ、わずかなハードウェアを投下するだけで、内蔵
資源のテストが行なえ、また、外部DMA にも対応するこ
とができる。最後に、本発明の第３の実施例について図
面を参照しながら説明する。
ス検出回路を設けることにより、外部からアドレスおよ
びデータを与え、チップ内部の資源をアクセスすること
ができ、わずかなハードウェアを投下するだけで、内蔵
資源のテストが行なえ、また、外部DMA にも対応するこ
とができる。最後に、本発明の第３の実施例について図
面を参照しながら説明する。
【００４３】図３は、本発明の第３の実施例を示す情報
処理装置の一構成を示すブロック図であり、基本的な構
成は第１の実施例とほぼ同じである。図１と異なるの
は、OnChip資源の内蔵周辺機能を使用することを禁止す
るモードを検出する内臓周辺機能禁止モード検出回路３
２１を設けた点であるので、異なる点のみ説明する。
処理装置の一構成を示すブロック図であり、基本的な構
成は第１の実施例とほぼ同じである。図１と異なるの
は、OnChip資源の内蔵周辺機能を使用することを禁止す
るモードを検出する内臓周辺機能禁止モード検出回路３
２１を設けた点であるので、異なる点のみ説明する。
【００４４】内蔵周辺機能禁止モード検出回路３２１
は、内蔵周辺機能を禁止すべきことを指示する外部から
入力される信号を検出する回路である。以上のように構
成された情報処理装置について、以下、その動作を説明
する。内蔵周辺機能禁止モード検出回路３２１は、チッ
プ内の周辺機能を内部のプロセッサコアが使用しないモ
ードを検出し、バス制御部３１７に通知する。この信号
が通知されると、バス制御部３１７は、周辺機能３０６
に対して出力していた周辺機能制御信号を禁止し、外部
バス制御信号に出力する。また、外部バスインターフェ
イス部３１６は、アドレス、データを外部アドレスバ
ス、外部データバスに出力する。従って、プロセッサコ
アは、内蔵周辺機能をアクセスできなくなるが、その代
わりに外部の周辺回路にアクセスすることになる。これ
により、内蔵していない周辺機能を外部回路で代替でき
る。例えば、外部アドレスバス、外部データバス、およ
び外部バス制御信号を、テストモードまたはバスリリー
ス状態にした別チップの外部アドレスバス、外部データ
バス、OnChip資源アクセス制御信号に接続すれば、別チ
ップ内の周辺機能を使用することが可能になる。
は、内蔵周辺機能を禁止すべきことを指示する外部から
入力される信号を検出する回路である。以上のように構
成された情報処理装置について、以下、その動作を説明
する。内蔵周辺機能禁止モード検出回路３２１は、チッ
プ内の周辺機能を内部のプロセッサコアが使用しないモ
ードを検出し、バス制御部３１７に通知する。この信号
が通知されると、バス制御部３１７は、周辺機能３０６
に対して出力していた周辺機能制御信号を禁止し、外部
バス制御信号に出力する。また、外部バスインターフェ
イス部３１６は、アドレス、データを外部アドレスバ
ス、外部データバスに出力する。従って、プロセッサコ
アは、内蔵周辺機能をアクセスできなくなるが、その代
わりに外部の周辺回路にアクセスすることになる。これ
により、内蔵していない周辺機能を外部回路で代替でき
る。例えば、外部アドレスバス、外部データバス、およ
び外部バス制御信号を、テストモードまたはバスリリー
ス状態にした別チップの外部アドレスバス、外部データ
バス、OnChip資源アクセス制御信号に接続すれば、別チ
ップ内の周辺機能を使用することが可能になる。
【００４５】以上のように、 内蔵周辺機能禁止モード
検出回路を設けることにより、内蔵していない周辺機能
を、テストモードまたはバスリリース状態の別チップ又
は他の周辺回路と接続することにより、別チップ内又は
他の周辺機能をあたかもチップに内蔵している周辺回路
であるかのように使用することができる。
検出回路を設けることにより、内蔵していない周辺機能
を、テストモードまたはバスリリース状態の別チップ又
は他の周辺回路と接続することにより、別チップ内又は
他の周辺機能をあたかもチップに内蔵している周辺回路
であるかのように使用することができる。
【００４６】
【発明の効果】以上説明してきたように本発明によれ
ば、バススイッチを設けバススイッチ制御部により開閉
することにより、バスの転送能力を向上させることがで
きるので、情報処理装置の性能を向上させることができ
るという効果がある。具体的にいうと、内蔵ROM から命
令コードをバスを介してデコーダに転送（フェッチ）す
る間に、内蔵RAM や周辺機能に対してアクセスすること
ができ、しかも、同時にアクセスしたとしてもアクセス
時間が劣化しない。
ば、バススイッチを設けバススイッチ制御部により開閉
することにより、バスの転送能力を向上させることがで
きるので、情報処理装置の性能を向上させることができ
るという効果がある。具体的にいうと、内蔵ROM から命
令コードをバスを介してデコーダに転送（フェッチ）す
る間に、内蔵RAM や周辺機能に対してアクセスすること
ができ、しかも、同時にアクセスしたとしてもアクセス
時間が劣化しない。
【００４７】また，バスが分離されることにより、バス
の不可が軽くなり、これによりバスの負荷容量が減少す
ることで波形なまりが軽減され、クロック周波数を向上
させることができるという効果がある。その上、バスス
イッチを制御して、必要な場合だけ内部バスを接続する
ことにより、内臓ROM 内に格納されているテーブルデー
タ等をデコーダ部を介さずに直接データパス部に転送す
ることができ、余分なデータ転送による性能劣化を回避
することができるという効果がある。
の不可が軽くなり、これによりバスの負荷容量が減少す
ることで波形なまりが軽減され、クロック周波数を向上
させることができるという効果がある。その上、バスス
イッチを制御して、必要な場合だけ内部バスを接続する
ことにより、内臓ROM 内に格納されているテーブルデー
タ等をデコーダ部を介さずに直接データパス部に転送す
ることができ、余分なデータ転送による性能劣化を回避
することができるという効果がある。
【００４８】また、テストモード／バスリリース検出回
路を設けることにより、わずかなハードウェアで内臓資
源のテストが行え、また外部ＤＭＡにも対応することが
できるという効果があり、内臓周辺機能禁止モード検出
回路を設けることにより、内臓していない周辺機能を外
部回路で代替できるという効果がある。さらに、テスト
モード／バスリリース状態のチップと内蔵周辺機能禁止
モードのチップとを組み合わせて使用すれば、１チップ
マイクロコンピュータのＩＣＥ（In Circuit Emulator
）に用いられる評価用チップとして使うことができる
という効果があり、その実用性は高い。より詳しくいう
と、１チップマイクロコンピュータは、プロセッサコア
が同じで周辺機能が異なるものがシリーズとして提供さ
れることが多く、従来技術では、同じシリーズの１チッ
プマイクロコンピュータであっても周辺機能が異なるマ
イクロコンピュータ毎に、ターゲットチップ（実際のシ
ステムを構成するときに使用するチップ）と別個にＩＣ
Ｅに用いる評価用チップを開発する必要があった。本発
明によれば上記のチップの組合せをターゲットチップの
周辺機能にあわせることにより評価用チップとして使用
できるので、ＩＣＥ機能を有する内臓周辺機能禁止モー
ドのチップが１つあれば、ターゲットチップ（テストモ
ード／バスリリース状態はターゲットチップの本来の機
能として有する）と組み合わせることにより、同じシリ
ーズの１チップマイクロコンピュータならどれにでも対
応することができるという効果がある。
路を設けることにより、わずかなハードウェアで内臓資
源のテストが行え、また外部ＤＭＡにも対応することが
できるという効果があり、内臓周辺機能禁止モード検出
回路を設けることにより、内臓していない周辺機能を外
部回路で代替できるという効果がある。さらに、テスト
モード／バスリリース状態のチップと内蔵周辺機能禁止
モードのチップとを組み合わせて使用すれば、１チップ
マイクロコンピュータのＩＣＥ（In Circuit Emulator
）に用いられる評価用チップとして使うことができる
という効果があり、その実用性は高い。より詳しくいう
と、１チップマイクロコンピュータは、プロセッサコア
が同じで周辺機能が異なるものがシリーズとして提供さ
れることが多く、従来技術では、同じシリーズの１チッ
プマイクロコンピュータであっても周辺機能が異なるマ
イクロコンピュータ毎に、ターゲットチップ（実際のシ
ステムを構成するときに使用するチップ）と別個にＩＣ
Ｅに用いる評価用チップを開発する必要があった。本発
明によれば上記のチップの組合せをターゲットチップの
周辺機能にあわせることにより評価用チップとして使用
できるので、ＩＣＥ機能を有する内臓周辺機能禁止モー
ドのチップが１つあれば、ターゲットチップ（テストモ
ード／バスリリース状態はターゲットチップの本来の機
能として有する）と組み合わせることにより、同じシリ
ーズの１チップマイクロコンピュータならどれにでも対
応することができるという効果がある。
【図１】本発明の第１実施例における情報処理装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】本発明の第２実施例における情報処理装置の構
成を示すブロック図である。
成を示すブロック図である。
【図３】本発明の第３実施例における情報処理装置の構
成を示すブロック図である。
成を示すブロック図である。
【図４】従来の情報処理装置の第１の例を示すブロック
図である。
図である。
【図５】従来の情報処理装置の第２の例を示すブロック
図である。
図である。
１０１ デコーダ部 １０２ PC計算部 １０３ データパス部 １０４ 内蔵ROM １０５ 内蔵RAM １０６ 周辺機能 １０７ バスインターフェイス部 １１１ 命令フェッチバッファ １１２ 命令アドレスバッファ １１３ オペランドアドレスバッファ １１４ ロードバッファ １１５ ストアバッファ １１６ 外部バスインターフェイス部 １１７ バス制御部 １１８、１１９ バススイッチ １２０ バススイッチ制御部 ２０１ デコーダ部 ２０２ PC計算部 ２０３ データパス部 ２０４ 内蔵ROM ２０５ 内蔵RAM ２０６ 周辺機能 ２０７ バスインターフェイス部 ２１１ 命令フェッチバッファ ２１２ 命令アドレスバッファ ２１３ オペランドアドレスバッファ ２１４ ロードバッファ ２１５ ストアバッファ ２１６ 外部バスインターフェイス部 ２１７ バス制御部 ２１８、２１９ バススイッチ ２２０ バススイッチ制御部 ２２１ テストモード／バスリリース検出回路 ３０１ デコーダ部 ３０２ PC計算部 ３０３ データパス部 ３０４ 内蔵ROM ３０５ 内蔵RAM ３０６ 周辺機能 ３０７ バスインターフェイス部 ３１１ 命令フェッチバッファ ３１２ 命令アドレスバッファ ３１３ オペランドアドレスバッファ ３１４ ロードバッファ ３１５ ストアバッファ ３１６ 外部バスインターフェイス部 ３１７ バス制御部 ３１８、３１９ バススイッチ ３２０ バススイッチ制御部 ３２１ 内蔵周辺機能禁止モード検出回路
Claims (5)
- 【請求項１】データをアクセスする第１のアクセス手段
と、 データをアクセスする第２のアクセス手段と、 データをアクセスされる第１の被アクセス手段と、 データをアクセスされる第２の被アクセス手段と、 第１のアクセス手段、第２のアクセス手段、第１の被ア
クセス手段及び第２の被アクセス手段が接続されるバス
と、 上記バスにおける、第１のアクセス手段及び第１の被ア
クセス手段を接続する部分と第２のアクセス手段及び第
２の被アクセス手段を接続する部分とを断接するバスス
イッチとを備えたことを特徴とする情報処理装置。 - 【請求項２】プログラムを格納する命令記憶手段、およ
び命令記憶手段の命令を解読する命令解読手段を接続す
る第１のバスと、 命令実行時のデータを格納するデータ記憶手段、および
解読手段の解読結果に従って命令を実行する命令実行手
段を接続する第２のバスと、 第１のバスと第２のバスとの接続をオン・オフする第１
のバススイッチと、 命令実行手段の動作に応じて第１のバススイッチを制御
するバススイッチ制御手段とを備えたことを特徴とする
情報処理装置。 - 【請求項３】 前記情報処理装置はさらに、 内蔵周辺回路を接続する第３のバスと、第２のバスと第
３のバスとの接続をオン・オフする第２のバススイッチ
とを備え、 前記バススイッチ制御手段はさらに、命令実行手段の動
作に応じて第２のバススイッチを制御することを特徴と
する請求項２記載の情報処理装置。 - 【請求項４】 前記情報処理装置はさらに、第１、第２
及び第３のバスの１つを外部のバスに接続する外部バス
インタフェース手段を備え、 前記バススイッチ制御手段は、 内部資源を開放すべきことを示す外部信号が入力される
と、外部から外部バスインターフェース手段を介して、
命令記手段、データ記憶手段、内蔵周辺回路をアクセス
し得るように第１及び第２のバススイッチのオン・オフ
を制御することを特徴とする請求項３記載の情報処理装
置。 - 【請求項５】 前記情報処理装置は更に、第１、第２及
び第３のバスの１つを外部のバスに接続する外部バスイ
ンタフェース手段を備え、 前記バススイッチ制御手段は、 周辺機能の動作を禁止すべきことを示す外部信号が入力
されると、内部から外部バスインターフェース手段を介
して、外部の周辺装置にアクセスし得るように、第１及
び第２のバススイッチのオン・オフを制御することを特
徴とする請求項３記載の情報処理装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24665992A JP3226055B2 (ja) | 1992-09-16 | 1992-09-16 | 情報処理装置 |
| KR1019930018516A KR970006644B1 (ko) | 1992-09-16 | 1993-09-15 | 버스의 데이터전송처리능력(Data throughput)을 향상시키는 버스제어장치 |
| US08/121,799 US5481679A (en) | 1992-09-16 | 1993-09-15 | Data processing apparatus having bus switches for selectively connecting buses to improve data throughput |
| DE69327374T DE69327374T2 (de) | 1992-09-16 | 1993-09-15 | Datenverarbeitungsgerät mit verbessertem Datendurchfluss |
| EP93307260A EP0588607B1 (en) | 1992-09-16 | 1993-09-15 | Data processing apparatus with improved data throughput |
| TW082107740A TW224524B (ja) | 1992-09-16 | 1993-09-21 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24665992A JP3226055B2 (ja) | 1992-09-16 | 1992-09-16 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0696008A true JPH0696008A (ja) | 1994-04-08 |
| JP3226055B2 JP3226055B2 (ja) | 2001-11-05 |
Family
ID=17151712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24665992A Expired - Lifetime JP3226055B2 (ja) | 1992-09-16 | 1992-09-16 | 情報処理装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5481679A (ja) |
| EP (1) | EP0588607B1 (ja) |
| JP (1) | JP3226055B2 (ja) |
| KR (1) | KR970006644B1 (ja) |
| DE (1) | DE69327374T2 (ja) |
| TW (1) | TW224524B (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3904244B2 (ja) * | 1993-09-17 | 2007-04-11 | 株式会社ルネサステクノロジ | シングル・チップ・データ処理装置 |
| JPH07250085A (ja) * | 1994-03-10 | 1995-09-26 | Fujitsu Ltd | データ通信装置におけるバスの負荷分散方法及びデータ通信装置用バス切替制御装置 |
| JPH086918A (ja) * | 1994-06-15 | 1996-01-12 | Nec Corp | マイクロコンピュータ |
| US6735683B2 (en) | 1994-09-14 | 2004-05-11 | Hitachi, Ltd. | Single-chip microcomputer with hierarchical internal bus structure having data and address signal lines coupling CPU with other processing elements |
| US5822550A (en) * | 1994-12-22 | 1998-10-13 | Texas Instruments Incorporated | Split data path fast at-bus on chip circuits systems and methods |
| US5740386A (en) * | 1995-05-24 | 1998-04-14 | Dell Usa, L.P. | Adaptive expansion bus |
| JP2976850B2 (ja) * | 1995-07-13 | 1999-11-10 | 日本電気株式会社 | データ処理装置 |
| US5717891A (en) * | 1995-10-12 | 1998-02-10 | Analog Devices, Inc. | Digital signal processor with caching of instructions that produce a memory conflict |
| US5784639A (en) * | 1995-12-29 | 1998-07-21 | Intel Corporation | Load buffer integrated dynamic decoding logic |
| KR970049630A (ko) * | 1995-12-30 | 1997-07-29 | 김광호 | 외부장치 억세스방법 |
| US5862408A (en) * | 1996-05-13 | 1999-01-19 | Advanced Micro Devices, Inc. | Microprocessor system having multiplexor disposed in first and second read paths between memory CPU and DMA for selecting data from either read path |
| US5887144A (en) * | 1996-11-20 | 1999-03-23 | International Business Machines Corp. | Method and system for increasing the load and expansion capabilities of a bus through the use of in-line switches |
| US6061754A (en) * | 1997-06-25 | 2000-05-09 | Compaq Computer Corporation | Data bus having switch for selectively connecting and disconnecting devices to or from the bus |
| US6338110B1 (en) * | 1997-11-14 | 2002-01-08 | Sun Microsystems, Inc. | Partitioning of storage channels using programmable switches |
| JPH11203161A (ja) * | 1998-01-07 | 1999-07-30 | Mitsubishi Electric Corp | マイクロコンピュータ |
| US6618777B1 (en) * | 1999-01-21 | 2003-09-09 | Analog Devices, Inc. | Method and apparatus for communicating between multiple functional units in a computer environment |
| US7197589B1 (en) * | 1999-05-21 | 2007-03-27 | Silicon Graphics, Inc. | System and method for providing access to a bus |
| JP2001318879A (ja) * | 2000-05-11 | 2001-11-16 | Fuji Photo Film Co Ltd | 集積回路およびその制御方法 |
| JP2002041452A (ja) * | 2000-07-27 | 2002-02-08 | Hitachi Ltd | マイクロプロセッサ、半導体モジュール及びデータ処理システム |
| US7870366B2 (en) * | 2007-09-22 | 2011-01-11 | Hirak Mitra | Chained operation of functional components with DONE and GO registers storing memory address for writing and reading linking signal value |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CH651951A5 (de) * | 1980-10-20 | 1985-10-15 | Inventio Ag | Einrichtung zur steuerung des zugriffes von prozessoren auf eine datenleitung. |
| US4445193A (en) * | 1981-06-16 | 1984-04-24 | International Business Machines Corporation | Bisynchronous host/terminal communication system with non-clock-generating modem & PLL generated clock signal |
| US4439839A (en) * | 1981-08-24 | 1984-03-27 | International Telephone And Telegraph Corporation | Dynamically programmable processing element |
| US5179734A (en) * | 1984-03-02 | 1993-01-12 | Texas Instruments Incorporated | Threaded interpretive data processor |
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| DE4022365C2 (de) * | 1989-07-20 | 2000-02-24 | Nippon Telegraph & Telephone | Datenübertragungssystem |
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-
1992
- 1992-09-16 JP JP24665992A patent/JP3226055B2/ja not_active Expired - Lifetime
-
1993
- 1993-09-15 US US08/121,799 patent/US5481679A/en not_active Expired - Lifetime
- 1993-09-15 DE DE69327374T patent/DE69327374T2/de not_active Expired - Lifetime
- 1993-09-15 KR KR1019930018516A patent/KR970006644B1/ko not_active Expired - Lifetime
- 1993-09-15 EP EP93307260A patent/EP0588607B1/en not_active Expired - Lifetime
- 1993-09-21 TW TW082107740A patent/TW224524B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW224524B (ja) | 1994-06-01 |
| DE69327374T2 (de) | 2000-05-11 |
| DE69327374D1 (de) | 2000-01-27 |
| US5481679A (en) | 1996-01-02 |
| KR940007669A (ko) | 1994-04-27 |
| EP0588607B1 (en) | 1999-12-22 |
| JP3226055B2 (ja) | 2001-11-05 |
| EP0588607A1 (en) | 1994-03-23 |
| KR970006644B1 (ko) | 1997-04-29 |
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