JP2003196251A - マルチｃｐｕシステム - Google Patents
マルチｃｐｕシステムInfo
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
- G06F9/5005—Allocation of resources, e.g. of the central processing unit [CPU] to service a request
- G06F9/5027—Allocation of resources, e.g. of the central processing unit [CPU] to service a request the resource being a machine, e.g. CPUs, Servers, Terminals
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Abstract
(57)【要約】
【課題】 複数のＣＰＵによって夫々実行される制御プ
ログラムを格納するメモリの使用効率をより高めること
ができるマルチＣＰＵシステムを提供する。 【解決手段】 マイクロコンピュータ１におけるＣＰＵ
２，３によって夫々実行される制御プログラムを、共用
バス６上に配置されるメモリ４に一括して記憶させる。
そして、各ＣＰＵ２，３によって同一のアドレスで読み
出しが行なわれると夫々に割り当てられている識別用デ
ータが読み出される識別用レジスタ９，１０を、ＣＰＵ
２，３夫々の専用バス上７，８上に配置する。
ログラムを格納するメモリの使用効率をより高めること
ができるマルチＣＰＵシステムを提供する。 【解決手段】 マイクロコンピュータ１におけるＣＰＵ
２，３によって夫々実行される制御プログラムを、共用
バス６上に配置されるメモリ４に一括して記憶させる。
そして、各ＣＰＵ２，３によって同一のアドレスで読み
出しが行なわれると夫々に割り当てられている識別用デ
ータが読み出される識別用レジスタ９，１０を、ＣＰＵ
２，３夫々の専用バス上７，８上に配置する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数のＣＰＵを備
えてなるマルチＣＰＵシステムに関する。 【０００２】 【従来の技術】例えば、ＣＰＵと多数の周辺回路とでシ
ステムを構成する場合に、処理性能をより高めることを
目的として、複数のＣＰＵを搭載することで夫々に周辺
回路に関する処理を分担させるマルチＣＰＵ構成を採用
することがある。この場合、各ＣＰＵによって夫々実行
される制御プログラムは、各ＣＰＵ夫々がローカルにア
クセス可能な専用バス上のメモリに配置されることが多
い。 【０００３】ところが、各ＣＰＵに実行させる制御プロ
グラムの容量は開発が完了した段階でなければ確定しな
いため、夫々のメモリの容量には予め余裕を持たせてお
く必要がある。従って、搭載されるＣＰＵの数が多くな
る程、各プログラムメモリにおける冗長な容量の総和が
大きくなってしまうという問題があった。 【０００４】 【発明が解決しようとする課題】斯様な問題を解決する
には、システムのプログラムメモリを１つに統合するこ
とが考えられる。例えば、特開平５−２８９９８７号公
報には、２つのプロセッサ（ＣＰＵ）のプログラムメモ
リを夫々のローカルバス上に配置して、データメモリに
対してはバス権調停回路が排他制御を行なうことで、双
方のプロセッサがアクセス可能となるように構成した技
術が開示されている。 【０００５】しかしながら、夫々のプロセッサが実行す
べき処理が異なることが前提であれば、各プロセッサは
自分が実行すべきプログラムが配置されているメモリの
領域にアクセスを行なって読み出しを行なわなければな
らない。そして、上記技術では、夫々が異なるプログラ
ムを読み出すということに対処するための技術は開示さ
れていないため、上記技術をプログラムメモリにそのま
ま適用することはできない。 【０００６】また、複数のＣＰＵが同一の製品であれば
割込みベクタが示すアドレスは同じ値になることが避け
られず、各ＣＰＵ毎に異なる割込み処理を実行させよう
としても同じ処理プログラムを読み込んでしまうことに
なってしまう。従って、異なる処理を実行させることは
不可能である。 【０００７】本発明は上記事情に鑑みてなされたもので
あり、その目的は、複数のＣＰＵによって夫々実行され
る制御プログラムを格納するメモリの使用効率を、より
高めることができるマルチＣＰＵシステムを提供するこ
とにある。 【０００８】 【課題を解決するための手段】本発明のマルチＣＰＵシ
ステムによれば、複数のＣＰＵによって夫々実行される
複数の制御プログラムは、共用バス上に配置されるメモ
リに一括して記憶される。そして、各ＣＰＵによって同
一のアドレスで読み出しが行なわれ各ＣＰＵが自身を識
別するためのデータが読み出される識別用レジスタを、
複数のＣＰＵ夫々の専用バス上に配置する。 【０００９】即ち、各ＣＰＵが初期処理において識別用
レジスタの読み出しを行なうように制御プログラムを作
成すれば、各ＣＰＵは、読み出した夫々の識別用データ
により自身に割り当てられているＩＤコードや番号など
を認識することができる。そして、そのＩＤ等に応じて
共用バス上のメモリに記憶されている夫々の制御プログ
ラムを読み出すことができる。 【００１０】従って、システムにおけるプログラムメモ
リを１つに統合することが可能となり、メモリに要求さ
れる容量の冗長度を低下させることができ、メモリの使
用効率を高めてコストを削減することができる。そし
て、識別用レジスタは、各ＣＰＵに対して何れも同一の
アドレスが割り当てられるので、使用するＣＰＵの数が
多くなる場合でも、制御プログラムに記述する識別用レ
ジスタの読み出し命令は１つだけで対応することが可能
となる。 【００１１】また、複数のＣＰＵが同一の製品（コア）
であり、割込みベクタが示すアドレスが同一であるとし
ても、夫々の割込みを処理するプログラム内で識別用デ
ータに応じて分岐を行なうようにすれば、各ＣＰＵは異
なる割込み処理を実行することができる。 【００１２】 【発明の実施の形態】以下、本発明の一実施例について
図面を参照して説明する。図１は、マルチＣＰＵシステ
ムを採用してなるマイクロコンピュータ（マイコン）１
の電気的構成を示す機能ブロック図である。マイコン１
は、２つのＣＰＵ２（Ａ），３（Ｂ）を備えている。こ
れらのＣＰＵ２，３は、図示しない多数の周辺回路、例
えば、タイマ，ＤＭＡ(Direct Memory Access)コントロ
ーラ，シリアル通信回路，Ａ／Ｄコンバータ，Ｉ／Ｏポ
ートなどにアクセスして処理を行なうものである。それ
らの周辺回路の内、何れかはＣＰＵ２，３の一方のみに
よってアクセスされ、何れかは双方によってアクセスさ
れる。 【００１３】図２に示すように、ＣＰＵ２，３によって
実行される制御プログラムは、何れもメモリ４の異なる
領域に配置されている。例えば、ＣＰＵ２側の制御プロ
グラムは、メモリ４のアドレス００００ｈ〜ＢＦＦＦｈ
の領域に配置されており、ＣＰＵ３側の制御プログラム
は、メモリ４のアドレスＣ０００ｈ〜ＤＦＦＦｈの領域
に配置されている。そして、ＣＰＵ２，３は、バス調停
回路５を介してメモリ４に接続されている共用バス（ア
ドレスバス，データバス，各種の制御信号線からなる）
６のアクセス権を取得した上で、メモリ４にアクセスを
行なうようになっている。 【００１４】また、ＣＰＵ２，３とバス調停回路５との
間は、夫々のＣＰＵ２，３だけがアクセス可能である専
用バス７，８となっており、それらの専用バス７，８に
は識別用レジスタ（ＣＰＵＩＤ）９，１０が夫々接続さ
れている。 【００１５】識別用レジスタ９，１０は、ＣＰＵ２，３
が各々に割り当てられている識別用データを読み出すた
めのレジスタであり、何れのＣＰＵ２，３に対しても同
じアドレスが割り当てられている。そして、ＣＰＵ２が
識別用レジスタ９を読み出すと識別用データ００００ｈ
が読み出され、ＣＰＵ３が識別用レジスタ１０を読み出
すと識別用データ０００１ｈが読み出されるように、各
識別用レジスタ９，１０の読み出しデータレベルは設定
されている。 【００１６】各ＣＰＵ２，３に対しては複数の周辺回路
からの割込み信号が出力されるが、それらの割込み信号
（ＩＮＴ＿Ａ，Ｂ，Ｃ，…）は、マルチプレクサ１１を
介して振り分けられ、割込みコントローラ１２，１３に
与えられるようになっている。マルチプレクサ１１によ
る信号の振り分けは、割込み設定レジスタ１４に対する
書込み設定に基づいて行なわれ、その書き込み設定はＣ
ＰＵ２によって行われる。 【００１７】割込みコントローラ１２，１３は、マルチ
プレクサ１１を介して入力端子に与えられる割込み信号
に応じて、レベル付の割込み信号をＣＰＵ２，３に出力
するようになっている。ＣＰＵ２，３は、割込みコント
ローラ１２，１３より与えられる割込み信号のレベル
（例えば１〜７）に応じて発生する割込みベクタアドレ
スがハードウエア的に設定されており、夫々のベクタア
ドレスにおいて示される割込みハンドラプログラムの先
頭番地に分岐して各割込みを処理するようになってい
る。例えば、最も重要度が高い割込みレベル７は、通常
は、システムに何等かの異常を来した場合に発生するＮ
ＭＩ(Non Maskable Interruput) に設定される。 【００１８】次に、本実施例の作用について図２乃至図
５を参照して説明する。ＣＰＵ２，３のリセット割込み
（内部割込み）ベクタは、図２に示すように、メモリ４
のアドレスＦＦ００ｈに配置されており、リセット割込
みハンドラプログラムはアドレスＥ０００ｈに配置され
ている。従って、リセット割込みベクタのアドレスＦＦ
００ｈには、アドレスＥ０００ｈにジャンプさせるため
の分岐命令が配置されている。 【００１９】図３は、リセット割込みハンドラプログラ
ムの内容を概念的に示す図であり、図４は、その冒頭部
分に記述されている内容の概略を示すフローチャートで
ある。ＣＰＵ２，３は、リセットが解除されると、先ず
メモリ４のＦＦ００ｈを読み出して、上述のようにその
アドレスに配置されている分岐命令によってリセット割
込みハンドラプログラムの先頭アドレスＥ０００ｈに分
岐する。すると、ＣＰＵ２，３は、識別用レジスタ９，
１０を夫々読みに行き（ステップＳ１）、ＣＰＵ２は識
別用データ００００ｈを読み出し、ＣＰＵ３は識別用デ
ータ０００１ｈを読み出す。 【００２０】次に、ＣＰＵ２，３は、識別用レジスタよ
り読み出したデータをコンペアして当該データが０００
０ｈであるか否かを判断する（ステップＳ２）が、ＣＰ
Ｕ２である場合は「ＹＥＳ」と判断するので、ＣＰＵ
（Ａ）側の割込み処理を実行する（ステップＳ３）。即
ち、Ｅ１００ｈに分岐することになる。一方、ＣＰＵ３
である場合はステップＳ２で「ＮＯ」と判断するので、
ＣＰＵ（Ｂ）側の割込み処理を実行する（ステップＳ
４）。即ち、Ｅ２００ｈに分岐することになる。 【００２１】ＣＰＵ２は、ＣＰＵ（Ａ）側の割込み処理
において、必要な各部の初期設定を行なうと共に割込み
設定レジスタ１４に対する書き込みを行ない、前述のよ
うに、周辺回路からの割込み信号（ＩＮＴ＿Ａ，Ｂ，
Ｃ，…）を、マルチプレクサ１１を介して割込みコント
ローラ１２，１３に振り分ける。そして、リセット割込
みハンドラプログラムの最後でアドレス００００ｈに分
岐することで、ＣＰＵ（Ａ）側プログラムのメインルー
チンの実行を開始する。 【００２２】一方、ＣＰＵ３は、ＣＰＵ（Ｂ）側の割込
み処理において必要な各部の初期設定を行なうと、最後
にアドレスＣ０００ｈに分岐することでＣＰＵ（Ｂ）側
プログラムのメインルーチンの実行を開始する。以降、
ＣＰＵ２はメモリ４のアドレス００００ｈ〜ＢＦＦＦｈ
の範囲で制御プログラム（メインルーチン）を読み出し
て実行し、ＣＰＵ３はアドレスＣ０００ｈ〜ＤＦＦＦｈ
の範囲で制御プログラムを読み出して実行することにな
る。 【００２３】また、マルチプレクサ１１によって割込み
信号がＣＰＵ２側，ＣＰＵ３側に夫々振り分けられる
が、その結果、同一の割込みレベルでベクタアドレスが
同一であっても、ＣＰＵ２，３によって割込み要因が異
なる場合がある。しかし、各割込みレベルのハンドラプ
ログラムも、基本的には図４に示すフローチャートのＳ
２〜Ｓ４と同様に記述されており、識別用データ（ＣＰ
ＵＩＤ）が００００ｈであるか０００１ｈであるかに応
じて各ハンドラプログラム内で分岐し、各ＣＰＵ２，３
が夫々行なうべき割込み処理を実行するようになってい
る。 【００２４】以上のように本実施例によれば、マイコン
１におけるＣＰＵ２，３によって夫々実行される制御プ
ログラムを、共用バス６上に配置されるメモリ４に一括
して記憶させ、各ＣＰＵ２，３によって同一のアドレス
で読み出しが行なわれると夫々に割り当てられている識
別用データが読み出される識別用レジスタ９，１０を、
ＣＰＵ２，３夫々の専用バス上７，８上に配置した。 【００２５】即ち、ＣＰＵ２，３は、識別用データに応
じて共用バス６上のメモリ４に記憶されている夫々の制
御プログラムを読み出すことができる。従って、システ
ムにおけるプログラムメモリを１つに統合することが可
能となり、メモリ４に要求される容量の冗長度を低下さ
せることができ、メモリ４の使用効率を高めてコストを
削減することができる。 【００２６】また、ＣＰＵ２，３が同一の製品であるた
め割込みベクタが示すアドレスは同一となり、夫々の割
込みハンドラプログラムが同じアドレスに配置されて
も、そのプログラム内で識別用データに応じて分岐を行
なうことで、各ＣＰＵ２，３は異なる割込み処理を実行
することができる。そして、識別用レジスタ９，１０
は、ＣＰＵ２，３に対して何れも同一のアドレスが割り
当てられるので、識別用レジスタ９，１０の読み出し命
令は１つだけで対応することが可能となる。 【００２７】ところで、本実施例のように、複数のＣＰ
Ｕによって実行される制御プログラムを１つのメモリに
記憶させることを想定すると、例えば、プログラム上の
アドレスは各ＣＰＵ毎に同一であっても、夫々が共用バ
ス上に出力するアドレスが異なる値となるようにハード
ウエアにより変換する方式も考えられる。 【００２８】しかしながら、この方式では、各ＣＰＵの
プログラムを作成する場合に、そのプログラムの一部に
ついては変換後のアドレスを意識して記述しなければな
らず、プログラムの作成が難しくなることが想定され
る。また、各ＣＰＵが実行するプログラムを完全に分離
してメモリ上の異なる領域に配置する必要があり、トー
タルのプログラム容量が大きくなってしまう。 【００２９】それに対して、本実施例の構成では前者の
ような問題が発生することはない。また、後者の問題に
関しては、例えば、図５に示すように、ハンドラプログ
ラムにおいてＣＰＵが異なる場合でも同一の処理を行な
う部分があれば（内部レジスタの初期設定など）、その
部分をステップＳ０として共通に実行させてから、ステ
ップＳ１，Ｓ２により各ＣＰＵ毎に異なる処理を行なう
ルーチンに分岐させることもでき、プログラムの一部を
供することも可能である。従って、トータルのプログラ
ム容量をより小さくすることができる。 【００３０】本発明は上記し且つ図面に記載した実施例
にのみ限定されるものではなく、次のような変形または
拡張が可能である。マルチプレクサ１１及び割込み設定
レジスタ１４は、必要に応じて設ければ良く、各割込み
信号の出力先はハードウエア的に固定されていても良
い。また、異なるＣＰＵが同一の割込みレベルで処理す
る割込み要因が同じものであっても良い（例えば、タイ
マ割込みなど）。その場合でも、ハンドラプログラム内
で同様に分岐処理を行なって、各ＣＰＵ毎に同じ割込み
要因の処理を行なえば良い。 【００３１】また、外部割込みに対する割込みレベルが
割込みコントローラによって与えられ、そのレベルに応
じた割込みベクタをハードウエア的に発生する構成のＣ
ＰＵに限ることなく、認識した割込み要因に対するレベ
ルや割込みベクタをソフトウエアによって設定する構成
のＣＰＵでも良い。ＣＰＵが３つ以上搭載されるシステ
ムに適用しても良い。上記実施例のシステムを、ワンチ
ップマイクロコンピュータとして構成しても良い。各専
用バス７，８に、ＣＰＵ２，３のみがアクセス可能なメ
モリ（データメモリ，あるいはキャッシュメモリなど）
を配置しても良い。
えてなるマルチＣＰＵシステムに関する。 【０００２】 【従来の技術】例えば、ＣＰＵと多数の周辺回路とでシ
ステムを構成する場合に、処理性能をより高めることを
目的として、複数のＣＰＵを搭載することで夫々に周辺
回路に関する処理を分担させるマルチＣＰＵ構成を採用
することがある。この場合、各ＣＰＵによって夫々実行
される制御プログラムは、各ＣＰＵ夫々がローカルにア
クセス可能な専用バス上のメモリに配置されることが多
い。 【０００３】ところが、各ＣＰＵに実行させる制御プロ
グラムの容量は開発が完了した段階でなければ確定しな
いため、夫々のメモリの容量には予め余裕を持たせてお
く必要がある。従って、搭載されるＣＰＵの数が多くな
る程、各プログラムメモリにおける冗長な容量の総和が
大きくなってしまうという問題があった。 【０００４】 【発明が解決しようとする課題】斯様な問題を解決する
には、システムのプログラムメモリを１つに統合するこ
とが考えられる。例えば、特開平５−２８９９８７号公
報には、２つのプロセッサ（ＣＰＵ）のプログラムメモ
リを夫々のローカルバス上に配置して、データメモリに
対してはバス権調停回路が排他制御を行なうことで、双
方のプロセッサがアクセス可能となるように構成した技
術が開示されている。 【０００５】しかしながら、夫々のプロセッサが実行す
べき処理が異なることが前提であれば、各プロセッサは
自分が実行すべきプログラムが配置されているメモリの
領域にアクセスを行なって読み出しを行なわなければな
らない。そして、上記技術では、夫々が異なるプログラ
ムを読み出すということに対処するための技術は開示さ
れていないため、上記技術をプログラムメモリにそのま
ま適用することはできない。 【０００６】また、複数のＣＰＵが同一の製品であれば
割込みベクタが示すアドレスは同じ値になることが避け
られず、各ＣＰＵ毎に異なる割込み処理を実行させよう
としても同じ処理プログラムを読み込んでしまうことに
なってしまう。従って、異なる処理を実行させることは
不可能である。 【０００７】本発明は上記事情に鑑みてなされたもので
あり、その目的は、複数のＣＰＵによって夫々実行され
る制御プログラムを格納するメモリの使用効率を、より
高めることができるマルチＣＰＵシステムを提供するこ
とにある。 【０００８】 【課題を解決するための手段】本発明のマルチＣＰＵシ
ステムによれば、複数のＣＰＵによって夫々実行される
複数の制御プログラムは、共用バス上に配置されるメモ
リに一括して記憶される。そして、各ＣＰＵによって同
一のアドレスで読み出しが行なわれ各ＣＰＵが自身を識
別するためのデータが読み出される識別用レジスタを、
複数のＣＰＵ夫々の専用バス上に配置する。 【０００９】即ち、各ＣＰＵが初期処理において識別用
レジスタの読み出しを行なうように制御プログラムを作
成すれば、各ＣＰＵは、読み出した夫々の識別用データ
により自身に割り当てられているＩＤコードや番号など
を認識することができる。そして、そのＩＤ等に応じて
共用バス上のメモリに記憶されている夫々の制御プログ
ラムを読み出すことができる。 【００１０】従って、システムにおけるプログラムメモ
リを１つに統合することが可能となり、メモリに要求さ
れる容量の冗長度を低下させることができ、メモリの使
用効率を高めてコストを削減することができる。そし
て、識別用レジスタは、各ＣＰＵに対して何れも同一の
アドレスが割り当てられるので、使用するＣＰＵの数が
多くなる場合でも、制御プログラムに記述する識別用レ
ジスタの読み出し命令は１つだけで対応することが可能
となる。 【００１１】また、複数のＣＰＵが同一の製品（コア）
であり、割込みベクタが示すアドレスが同一であるとし
ても、夫々の割込みを処理するプログラム内で識別用デ
ータに応じて分岐を行なうようにすれば、各ＣＰＵは異
なる割込み処理を実行することができる。 【００１２】 【発明の実施の形態】以下、本発明の一実施例について
図面を参照して説明する。図１は、マルチＣＰＵシステ
ムを採用してなるマイクロコンピュータ（マイコン）１
の電気的構成を示す機能ブロック図である。マイコン１
は、２つのＣＰＵ２（Ａ），３（Ｂ）を備えている。こ
れらのＣＰＵ２，３は、図示しない多数の周辺回路、例
えば、タイマ，ＤＭＡ(Direct Memory Access)コントロ
ーラ，シリアル通信回路，Ａ／Ｄコンバータ，Ｉ／Ｏポ
ートなどにアクセスして処理を行なうものである。それ
らの周辺回路の内、何れかはＣＰＵ２，３の一方のみに
よってアクセスされ、何れかは双方によってアクセスさ
れる。 【００１３】図２に示すように、ＣＰＵ２，３によって
実行される制御プログラムは、何れもメモリ４の異なる
領域に配置されている。例えば、ＣＰＵ２側の制御プロ
グラムは、メモリ４のアドレス００００ｈ〜ＢＦＦＦｈ
の領域に配置されており、ＣＰＵ３側の制御プログラム
は、メモリ４のアドレスＣ０００ｈ〜ＤＦＦＦｈの領域
に配置されている。そして、ＣＰＵ２，３は、バス調停
回路５を介してメモリ４に接続されている共用バス（ア
ドレスバス，データバス，各種の制御信号線からなる）
６のアクセス権を取得した上で、メモリ４にアクセスを
行なうようになっている。 【００１４】また、ＣＰＵ２，３とバス調停回路５との
間は、夫々のＣＰＵ２，３だけがアクセス可能である専
用バス７，８となっており、それらの専用バス７，８に
は識別用レジスタ（ＣＰＵＩＤ）９，１０が夫々接続さ
れている。 【００１５】識別用レジスタ９，１０は、ＣＰＵ２，３
が各々に割り当てられている識別用データを読み出すた
めのレジスタであり、何れのＣＰＵ２，３に対しても同
じアドレスが割り当てられている。そして、ＣＰＵ２が
識別用レジスタ９を読み出すと識別用データ００００ｈ
が読み出され、ＣＰＵ３が識別用レジスタ１０を読み出
すと識別用データ０００１ｈが読み出されるように、各
識別用レジスタ９，１０の読み出しデータレベルは設定
されている。 【００１６】各ＣＰＵ２，３に対しては複数の周辺回路
からの割込み信号が出力されるが、それらの割込み信号
（ＩＮＴ＿Ａ，Ｂ，Ｃ，…）は、マルチプレクサ１１を
介して振り分けられ、割込みコントローラ１２，１３に
与えられるようになっている。マルチプレクサ１１によ
る信号の振り分けは、割込み設定レジスタ１４に対する
書込み設定に基づいて行なわれ、その書き込み設定はＣ
ＰＵ２によって行われる。 【００１７】割込みコントローラ１２，１３は、マルチ
プレクサ１１を介して入力端子に与えられる割込み信号
に応じて、レベル付の割込み信号をＣＰＵ２，３に出力
するようになっている。ＣＰＵ２，３は、割込みコント
ローラ１２，１３より与えられる割込み信号のレベル
（例えば１〜７）に応じて発生する割込みベクタアドレ
スがハードウエア的に設定されており、夫々のベクタア
ドレスにおいて示される割込みハンドラプログラムの先
頭番地に分岐して各割込みを処理するようになってい
る。例えば、最も重要度が高い割込みレベル７は、通常
は、システムに何等かの異常を来した場合に発生するＮ
ＭＩ(Non Maskable Interruput) に設定される。 【００１８】次に、本実施例の作用について図２乃至図
５を参照して説明する。ＣＰＵ２，３のリセット割込み
（内部割込み）ベクタは、図２に示すように、メモリ４
のアドレスＦＦ００ｈに配置されており、リセット割込
みハンドラプログラムはアドレスＥ０００ｈに配置され
ている。従って、リセット割込みベクタのアドレスＦＦ
００ｈには、アドレスＥ０００ｈにジャンプさせるため
の分岐命令が配置されている。 【００１９】図３は、リセット割込みハンドラプログラ
ムの内容を概念的に示す図であり、図４は、その冒頭部
分に記述されている内容の概略を示すフローチャートで
ある。ＣＰＵ２，３は、リセットが解除されると、先ず
メモリ４のＦＦ００ｈを読み出して、上述のようにその
アドレスに配置されている分岐命令によってリセット割
込みハンドラプログラムの先頭アドレスＥ０００ｈに分
岐する。すると、ＣＰＵ２，３は、識別用レジスタ９，
１０を夫々読みに行き（ステップＳ１）、ＣＰＵ２は識
別用データ００００ｈを読み出し、ＣＰＵ３は識別用デ
ータ０００１ｈを読み出す。 【００２０】次に、ＣＰＵ２，３は、識別用レジスタよ
り読み出したデータをコンペアして当該データが０００
０ｈであるか否かを判断する（ステップＳ２）が、ＣＰ
Ｕ２である場合は「ＹＥＳ」と判断するので、ＣＰＵ
（Ａ）側の割込み処理を実行する（ステップＳ３）。即
ち、Ｅ１００ｈに分岐することになる。一方、ＣＰＵ３
である場合はステップＳ２で「ＮＯ」と判断するので、
ＣＰＵ（Ｂ）側の割込み処理を実行する（ステップＳ
４）。即ち、Ｅ２００ｈに分岐することになる。 【００２１】ＣＰＵ２は、ＣＰＵ（Ａ）側の割込み処理
において、必要な各部の初期設定を行なうと共に割込み
設定レジスタ１４に対する書き込みを行ない、前述のよ
うに、周辺回路からの割込み信号（ＩＮＴ＿Ａ，Ｂ，
Ｃ，…）を、マルチプレクサ１１を介して割込みコント
ローラ１２，１３に振り分ける。そして、リセット割込
みハンドラプログラムの最後でアドレス００００ｈに分
岐することで、ＣＰＵ（Ａ）側プログラムのメインルー
チンの実行を開始する。 【００２２】一方、ＣＰＵ３は、ＣＰＵ（Ｂ）側の割込
み処理において必要な各部の初期設定を行なうと、最後
にアドレスＣ０００ｈに分岐することでＣＰＵ（Ｂ）側
プログラムのメインルーチンの実行を開始する。以降、
ＣＰＵ２はメモリ４のアドレス００００ｈ〜ＢＦＦＦｈ
の範囲で制御プログラム（メインルーチン）を読み出し
て実行し、ＣＰＵ３はアドレスＣ０００ｈ〜ＤＦＦＦｈ
の範囲で制御プログラムを読み出して実行することにな
る。 【００２３】また、マルチプレクサ１１によって割込み
信号がＣＰＵ２側，ＣＰＵ３側に夫々振り分けられる
が、その結果、同一の割込みレベルでベクタアドレスが
同一であっても、ＣＰＵ２，３によって割込み要因が異
なる場合がある。しかし、各割込みレベルのハンドラプ
ログラムも、基本的には図４に示すフローチャートのＳ
２〜Ｓ４と同様に記述されており、識別用データ（ＣＰ
ＵＩＤ）が００００ｈであるか０００１ｈであるかに応
じて各ハンドラプログラム内で分岐し、各ＣＰＵ２，３
が夫々行なうべき割込み処理を実行するようになってい
る。 【００２４】以上のように本実施例によれば、マイコン
１におけるＣＰＵ２，３によって夫々実行される制御プ
ログラムを、共用バス６上に配置されるメモリ４に一括
して記憶させ、各ＣＰＵ２，３によって同一のアドレス
で読み出しが行なわれると夫々に割り当てられている識
別用データが読み出される識別用レジスタ９，１０を、
ＣＰＵ２，３夫々の専用バス上７，８上に配置した。 【００２５】即ち、ＣＰＵ２，３は、識別用データに応
じて共用バス６上のメモリ４に記憶されている夫々の制
御プログラムを読み出すことができる。従って、システ
ムにおけるプログラムメモリを１つに統合することが可
能となり、メモリ４に要求される容量の冗長度を低下さ
せることができ、メモリ４の使用効率を高めてコストを
削減することができる。 【００２６】また、ＣＰＵ２，３が同一の製品であるた
め割込みベクタが示すアドレスは同一となり、夫々の割
込みハンドラプログラムが同じアドレスに配置されて
も、そのプログラム内で識別用データに応じて分岐を行
なうことで、各ＣＰＵ２，３は異なる割込み処理を実行
することができる。そして、識別用レジスタ９，１０
は、ＣＰＵ２，３に対して何れも同一のアドレスが割り
当てられるので、識別用レジスタ９，１０の読み出し命
令は１つだけで対応することが可能となる。 【００２７】ところで、本実施例のように、複数のＣＰ
Ｕによって実行される制御プログラムを１つのメモリに
記憶させることを想定すると、例えば、プログラム上の
アドレスは各ＣＰＵ毎に同一であっても、夫々が共用バ
ス上に出力するアドレスが異なる値となるようにハード
ウエアにより変換する方式も考えられる。 【００２８】しかしながら、この方式では、各ＣＰＵの
プログラムを作成する場合に、そのプログラムの一部に
ついては変換後のアドレスを意識して記述しなければな
らず、プログラムの作成が難しくなることが想定され
る。また、各ＣＰＵが実行するプログラムを完全に分離
してメモリ上の異なる領域に配置する必要があり、トー
タルのプログラム容量が大きくなってしまう。 【００２９】それに対して、本実施例の構成では前者の
ような問題が発生することはない。また、後者の問題に
関しては、例えば、図５に示すように、ハンドラプログ
ラムにおいてＣＰＵが異なる場合でも同一の処理を行な
う部分があれば（内部レジスタの初期設定など）、その
部分をステップＳ０として共通に実行させてから、ステ
ップＳ１，Ｓ２により各ＣＰＵ毎に異なる処理を行なう
ルーチンに分岐させることもでき、プログラムの一部を
供することも可能である。従って、トータルのプログラ
ム容量をより小さくすることができる。 【００３０】本発明は上記し且つ図面に記載した実施例
にのみ限定されるものではなく、次のような変形または
拡張が可能である。マルチプレクサ１１及び割込み設定
レジスタ１４は、必要に応じて設ければ良く、各割込み
信号の出力先はハードウエア的に固定されていても良
い。また、異なるＣＰＵが同一の割込みレベルで処理す
る割込み要因が同じものであっても良い（例えば、タイ
マ割込みなど）。その場合でも、ハンドラプログラム内
で同様に分岐処理を行なって、各ＣＰＵ毎に同じ割込み
要因の処理を行なえば良い。 【００３１】また、外部割込みに対する割込みレベルが
割込みコントローラによって与えられ、そのレベルに応
じた割込みベクタをハードウエア的に発生する構成のＣ
ＰＵに限ることなく、認識した割込み要因に対するレベ
ルや割込みベクタをソフトウエアによって設定する構成
のＣＰＵでも良い。ＣＰＵが３つ以上搭載されるシステ
ムに適用しても良い。上記実施例のシステムを、ワンチ
ップマイクロコンピュータとして構成しても良い。各専
用バス７，８に、ＣＰＵ２，３のみがアクセス可能なメ
モリ（データメモリ，あるいはキャッシュメモリなど）
を配置しても良い。
【図面の簡単な説明】
【図１】本発明の一実施例であり、マルチＣＰＵシステ
ムを採用してなるマイクロコンピュータの電気的構成を
示す機能ブロック図 【図２】メモリに記憶されるプログラムの内容を概念的
に示す図 【図３】リセット割込みハンドラプログラムの内容を概
念的に示す図 【図４】同プログラムの冒頭部分に記述されている内容
の概略を示すフローチャート 【図５】変形例を示す図４相当図 【符号の説明】 １はマイクロコンピュータ、２，３はＣＰＵ，４はメモ
リ、６は共用バス、７，８は専用バス、９，１０は識別
用レジスタを示す。
ムを採用してなるマイクロコンピュータの電気的構成を
示す機能ブロック図 【図２】メモリに記憶されるプログラムの内容を概念的
に示す図 【図３】リセット割込みハンドラプログラムの内容を概
念的に示す図 【図４】同プログラムの冒頭部分に記述されている内容
の概略を示すフローチャート 【図５】変形例を示す図４相当図 【符号の説明】 １はマイクロコンピュータ、２，３はＣＰＵ，４はメモ
リ、６は共用バス、７，８は専用バス、９，１０は識別
用レジスタを示す。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 鈴木 亨市
愛知県刈谷市昭和町１丁目１番地 株式会
社デンソー内
Ｆターム(参考） 5B045 BB12 BB29 DD01 EE03 GG01
5B060 KA02 KA04
5B061 GG11
5B098 AA10 GA02 GD04 GD14
Claims (1)
- 【特許請求の範囲】 【請求項１】 複数のＣＰＵと、 これら複数のＣＰＵによって夫々実行される複数の制御
プログラムが記憶され、共用バス上に配置されるメモリ
と、 前記複数のＣＰＵ夫々の専用バス上に配置され、同一の
アドレスが割り当てられると共に、各ＣＰＵによって読
み出しが行なわれると夫々に割り当てられている識別用
データが読み出される識別用レジスタとを備えてなるこ
とを特徴とするマルチＣＰＵシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001397548A JP2003196251A (ja) | 2001-12-27 | 2001-12-27 | マルチｃｐｕシステム |
| US10/329,986 US7237099B2 (en) | 2001-12-27 | 2002-12-27 | Multiprocessor system having a plurality of control programs stored in a continuous range of addresses of a common memory and having identification registers each corresponding to a processor and containing data used in deriving a starting address of a CPU-linked interrupt handler program to be executed by the corresponding processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001397548A JP2003196251A (ja) | 2001-12-27 | 2001-12-27 | マルチｃｐｕシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003196251A true JP2003196251A (ja) | 2003-07-11 |
Family
ID=27603306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001397548A Pending JP2003196251A (ja) | 2001-12-27 | 2001-12-27 | マルチｃｐｕシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7237099B2 (ja) |
| JP (1) | JP2003196251A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5490258A (en) * | 1991-07-29 | 1996-02-06 | Fenner; Peter R. | Associative memory for very large key spaces |
| JPH0375959A (ja) | 1989-08-18 | 1991-03-29 | Brother Ind Ltd | マルチプロセッサのデータ転送装置 |
| EP0429733B1 (en) * | 1989-11-17 | 1999-04-28 | Texas Instruments Incorporated | Multiprocessor with crossbar between processors and memories |
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| JPH04133142A (ja) | 1990-09-26 | 1992-05-07 | Hitachi Commun Syst Inc | 共有メモリへの高速アクセス制御方法 |
| JPH05189297A (ja) | 1992-01-16 | 1993-07-30 | Matsushita Electric Ind Co Ltd | メモリ制御装置 |
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| JPH05289987A (ja) | 1992-04-10 | 1993-11-05 | Toshiba Corp | バス権調停回路 |
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| JPH07219918A (ja) | 1994-01-27 | 1995-08-18 | Hitachi Ltd | 並列計算機のシステム立上げ方式 |
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| US5848279A (en) * | 1996-12-27 | 1998-12-08 | Intel Corporation | Mechanism for delivering interrupt messages |
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| JPH11338833A (ja) | 1998-05-22 | 1999-12-10 | Hitachi Ltd | マルチプロセッサ型コントローラ及びスケーラブルコントローラシステム |
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| JP2001256205A (ja) | 2000-03-08 | 2001-09-21 | Sharp Corp | マルチプロセッサ装置 |
| JP2001325148A (ja) | 2000-05-18 | 2001-11-22 | Denso Corp | アクセス制御方法及び装置 |
-
2001
- 2001-12-27 JP JP2001397548A patent/JP2003196251A/ja active Pending
-
2002
- 2002-12-27 US US10/329,986 patent/US7237099B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009043256A (ja) * | 2007-08-06 | 2009-02-26 | Nuvoton Technology Corp | 記憶装置のアクセス方法及び装置 |
| US8285895B2 (en) | 2007-08-06 | 2012-10-09 | Winbond Electronics Corporation | Handshake free sharing in a computer architecture |
Also Published As
| Publication number | Publication date |
|---|---|
| US7237099B2 (en) | 2007-06-26 |
| US20030145175A1 (en) | 2003-07-31 |
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