JPH0696992A - 積層電子部品、その製造方法およびその特性測定方法 - Google Patents

Abstract

(57)【要約】 【目的】 外部電極の配置ピッチを細かくできる積層電
子部品を提供する。 【構成】 導電膜２３，２４を介在させた状態で複数の
絶縁性シートが積層されてなるマザー積層体１４におい
て、切断によって分断される位置に導電材１８が充填さ
れたビアホール１９を設ける。この導電材１８は、マザ
ー積層体１４を切断して得られた個々の積層電子部品１
０の外部電極１２となる。 【効果】 外部電極１２の形成のための特別な工程が不
要で、マザー積層体の状態で、個々の積層電子部品の特
性測定を能率的に行なうことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、内部回路要素を内部
に配置した積層電子部品、その製造方法およびその特性
測定方法に関するもので、特に、積層電子部品における
外部電極の形成態様の改良に関するものである。

【０００２】

【従来の技術】たとえば、積層コンデンサ、積層インダ
クタ、多層回路基板、多層複合電子部品で代表される積
層電子部品は、導電膜および／または抵抗膜のような内
部回路要素を介在させた状態で複数の絶縁性シートが積
層されてなる積層体を備える。絶縁性シートとしては、
典型的には、セラミックシートが用いられる。

【０００３】図１５は、従来の積層電子部品１の外観を
示す斜視図である。積層電子部品１は、内部回路要素
（図示せず）を介在させた状態で複数の絶縁性シートが
積層されてなる積層体２を備える。積層体２のたとえば
４つの側面には、それぞれ、外部電極３が形成される。
これら外部電極３は、積層体２の内部に位置する内部回
路要素と電気的に接続される。外部電極３は、適当な金
属ペーストを、積層体２の各側面の特定の箇所に付与す
ることにより形成されるが、このとき、積層体２の上下
面にも、必然的に、外部電極３の一部が周囲に延びるよ
うになる。

【０００４】図１６は、従来の他の形式の積層電子部品
４の外観を示す斜視図である。この積層電子部品４も、
内部回路要素（図示せず）を介在させた状態で複数の絶
縁性シートが積層されてなる積層体５を備える。積層体
５のたとえば４つの側面には、内部回路要素に電気的に
接続された外部電極６が形成される。これら外部電極６
は、図１６において想像線で示すように、スルーホール
７を分割することによって与えられる。すなわち、所定
の切断線に沿って切断することにより複数の積層電子部
品４が得られるように用意されたマザー積層体におい
て、スルーホール７を形成し、その内周面上に外部電極
６となる導電膜を形成した後、このマザー積層体が、ス
ルーホール７を分割するように切断される。このような
積層電子部品４にあっても、外部電極６となるべき導電
膜の形成方法に起因して、外部電極６の一部は、積層体
５の上下面にまで周方向に延びる。

【０００５】これら積層電子部品１および４は、チップ
状の形態で、外部電極３および６を介して適宜の回路基
板上に表面実装される。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
た積層電子部品１および４のいずれにおいても、外部電
極３および６は、積層体２および５の上下面にまで延び
るように形成される。そのため、このような積層電子部
品１および４の上下面あるいは上下いずれかの面に、別
の部品を実装して複合化を図ろうとする場合、このよう
な別の部品の配置可能な面積が制約される。

【０００７】また、外部電極３および６の、積層体２お
よび５の上下面にまで延びる部分は、外部電極３および
６の配置ピッチを細かくすることを妨げる。また、外部
電極３および６のこのような上下面に延びる部分は、一
定の寸法および形状とするのが比較的困難であるので、
このことも、外部電極３および６の配置ピッチを細かく
することを妨げる。

【０００８】また、特に図１６に示した積層電子部品４
の場合、スルーホール７は、ドリルによってあけられる
が、そのときの直径は、０．３ｍｍより小さくすること
が困難であるため、このことも、また、外部電極６の配
置ピッチに制約を与える。また、スルーホール７を形成
するためのドリルの寿命が比較的短く、それによって、
コストの増大を招いている。

【０００９】また、図１５に示した積層電子部品１の場
合、積層体２の４つの側面にそれぞれ外部電極３を形成
するため、少なくとも、金属ペーストの付与を、４つの
側面のそれぞれについて別々に行なう必要がある。その
結果、外部電極３の形成のための工程数が多くなってし
まう。

【００１０】また、積層電子部品１および４は、少なく
とも出荷する前に、その特性を測定しなければならな
い。しかしながら、積層電子部品１および４は、いずれ
も、原則として、チップの状態としてからでないと、特
性を測定することができない。すなわち、図１５に示し
た積層電子部品１では、外部電極３を形成した後、特性
の測定が可能となる。また、図１６に示した積層電子部
品４にあっても、マザー積層体の段階では、個々の積層
電子部品４の特性を測定することができず、スルーホー
ル７を分割するようにマザー積層体を切断した後に、初
めて特性の測定が可能となる。

【００１１】それゆえに、この発明の目的は、外部電極
の配置ピッチを細かくできる積層電子部品およびその製
造方法を提供しようとすることである。

【００１２】この発明の他の目的は、複数の積層電子部
品の特性測定を能率的に行なうことができる特性測定方
法を提供しようとすることである。

【００１３】

【課題を解決するための手段】この発明による積層電子
部品は、内部回路要素を介在させた状態で複数の絶縁性
シートが積層されてなる積層体、および内部回路要素に
電気的に接続されかつ積層体の外表面に形成された外部
電極を備え、外部電極が、絶縁性シートに設けられかつ
導電材が付与されたビアホールの少なくとも側部を絶縁
性シートの切断によって露出させることによって形成さ
れたものであることを特徴としている。

【００１４】この発明による積層電子部品の製造方法
は、所定の切断線に沿って切断することによって複数の
積層電子部品が得られるものであって、切断線によって
区画される各領域に個々の積層電子部品のための内部回
路要素を分布させるように、これら内部回路要素を介在
させた状態で複数のマザー絶縁性シートが積層されてな
り、かつ内部回路要素に電気的に接続される導電材が付
与されたビアホールが切断線に沿う切断によって切断面
に露出する位置に設けられた、マザー積層体を準備する
ステップと、マザー積層体を切断線に沿って切断するス
テップとを備えている。

【００１５】この発明による積層電子部品の特性測定方
法は、所定の切断線に沿って切断することによって複数
の積層電子部品が得られるものであって、切断線によっ
て区画される各領域に個々の積層電子部品のための内部
回路要素を分布させるように、これら内部回路要素を介
在させた状態で複数のマザー絶縁性シートが積層されて
なり、かつ内部回路要素に電気的に接続される導電材が
付与されたビアホールが切断線に沿う切断によって切断
面に露出する位置に設けられた、マザー積層体を準備す
るステップと、切断線に沿ってマザー積層体に溝を形成
し、それによって少なくともビアホールを溝の内側面に
露出させるステップと、溝の内側面に露出する状態とな
ったビアホールを外部電極として個々の積層電子部品の
特性を測定するステップとを備えている。

【００１６】上述した特性測定方法において与えられた
積層電子部品の形態、すなわち、溝が形成されたマザー
積層体からなる積層電子部品の集合体は、そのまま、出
荷時の形態とすることもできる。

【００１７】

【発明の作用および効果】この発明に係る積層電子部品
によれば、導電材が付与されたビアホールの少なくとも
側部を露出させることにより外部電極が与えられる。こ
の場合、ビアホールは、ドリルを用いることなく、パン
チングにより小さい径のものを容易に設けることができ
るので、外部電極の配置ピッチを細かくすることができ
る。また、ドリルを使用する必要がないため、ドリルの
寿命に起因するコストの増大を避けることができる。

【００１８】また、ビアホールによる外部電極は、積層
体の少なくとも一方の主面にまで周方向に延びるような
形成態様を必要としないので、この積層体の少なくとも
一方の主面を、複合化のための他の部品の実装面として
広く利用することができる。そのため、部品実装の高密
度化を図ることができる。

【００１９】また、外部電極が、ビアホールに付与され
た導電材によって与えられるので、特に、ビアホールを
満たすように導電材を充填すれば、その膜厚に相当する
寸法を比較的大きくとることができる。したがって、積
層電子部品を回路基板に半田付けするとき、半田食われ
の問題を低減できる。また、外部電極となる導電材は、
ビアホールの一部内に埋め込まれているため、半田付け
の強度を高めることができる。

【００２０】次に、この発明に係る積層電子部品の製造
方法によれば、外部電極となるべき導電材が付与された
ビアホールがマザー積層体内に既に設けられており、こ
のマザー積層体を切断することによって、導電材が露出
して外部電極となるので、外部電極を設けるための特別
な工程が不要となる。

【００２１】さらに、この発明に係る積層電子部品の特
性測定方法によれば、溝を形成することにより、複数の
積層電子部品が、電気的に互いに独立した状態で、マザ
ー積層体として機械的に一体化されたまま、個々の積層
電子部品の特性を測定することができる。したがって、
機械的に独立した積層電子部品を取り扱う必要がなく、
たとえばスクリーニングすることにより、能率的に多数
の積層電子部品の特性を測定することができる。

【００２２】また、上述した特性測定を実施するための
形態である、溝が形成されたマザー積層体からなる積層
電子部品の集合体を、そのまま、出荷時の形態とすれ
ば、需要者側において、マザー積層体を溝に沿って分割
するだけで、そこから個々の積層電子部品を取出すこと
ができる。この場合、個々の積層電子部品は、その特性
測定を既に終えておくことができるので、問題なく実装
に供することができるとともに、積層電子部品の集合体
は、個々の積層電子部品がばらばらの状態にある場合に
比べて、その梱包および取扱いが容易である点に注目す
べきである。

【００２３】

【実施例】図１は、この発明の一実施例による積層電子
部品１０の外観を示す斜視図である。積層電子部品１０
は、図示したチップ状の形態で適宜の回路基板上に実装
されるが、図１では、このような回路基板側に向けられ
る面を上方に向けた状態で、積層電子部品１０が図示さ
れている。

【００２４】積層電子部品１０は、内部回路要素（図示
せず）を介在させた状態で複数の絶縁性シートが積層さ
れてなる積層体１１を備える。積層体１１のたとえば４
つの側面の各々には、積層体１１の外表面に露出する外
部電極１２が形成される。これら外部電極１２は、図示
しないが、内部回路要素に電気的に接続されている。

【００２５】上述したような外部電極１２は、以下に述
べる製造方法の説明から明らかになるように、絶縁体シ
ートに設けられかつ導電材が充填されたビアホールの少
なくとも側部を絶縁性シートの切断によって露出させる
ことによって形成されたものである。また、積層体１１
のたとえば４つの側面の各々には、段差１３が形成され
ているが、このような段差１３が形成される理由も、以
下の製造方法の説明から明らかになる。

【００２６】上述したような積層電子部品１０を得るた
め、図２に示すようなマザー積層体１４が用意される。
マザー積層体１４は、所定の切断線１５（一点鎖線）に
沿って切断することにより複数の積層電子部品１０を与
えるものであって、切断線１５によって区画される各領
域に個々の積層電子部品１０のための内部回路要素（図
示せず）を分布させるように、これら内部回路要素を介
在させた状態で複数のマザー絶縁性シート１６および１
７が積層されてなるものである。このマザー積層体１４
には、図示しない内部回路要素と電気的に接続される導
電材１８が充填されたビアホール１９が、切断線１５に
沿う切断によって分断される位置に設けられている。図
１に示した外部電極１２は、これらビアホール１９内の
導電材１８によって与えられる。

【００２７】上述のようなマザー積層体１４を得るた
め、たとえば、以下のような工程が実施される。なお、
この実施例では、マザー絶縁性シート１６および１７
は、セラミックシートから構成される。

【００２８】まず、ドクターブレード法などにより、シ
ート成形を行ない、マザー絶縁性シート１６および１７
となるべきセラミックグリーンシートを得る。これらセ
ラミックグリーンシートの特定のものには、シートを厚
み方向に貫通する電気的導通を可能とするため、ビアホ
ールがパンチング等により形成される。このとき、図２
において比較的上部に位置するマザー絶縁性シート１６
となるべきセラミックグリーンシートには、ビアホール
１９がさらに形成される。次に、セラミックグリーンシ
ートの特定のものの上には、内部回路要素となるべき導
電膜および／または抵抗膜が印刷される。このとき、既
に形成されたビアホール内に、導電材が充填される。図
示したビアホール１９には、導電材１８が充填される。
導電膜の印刷を、図２に示したマザー絶縁性シート１６
の下面側から行なえば、マザー絶縁性シート１６の上面
側において、導電材１８がビアホール１９の周縁部に導
電ランドを形成することを防止できる。なお、このよう
な導電ランドが形成されても、この発明の範囲内に入る
ことを指摘しておく。

【００２９】次に、上述したようなマザー絶縁性シート
１６および１７が積み重ねられ、プレスされる。これに
よって、マザー積層体１４が得られる。このマザー積層
体１４において、複数のマザー絶縁性シート１６の各々
に設けられたビアホール１９は、厚み方向に整列し、し
たがって、各ビアホール１９内に充填された導電材１８
は、直列に連なった状態となっている。

【００３０】次に、図３に示すように、マザー積層体１
４には、少なくともビアホール１９がたとえば分断され
るように、切断線１５（図２）に沿って溝２０がたとえ
ばダイシングソーによって形成される。この溝２０の形
成によって、溝２０の内側面にビアホール１９が露出す
る状態となるとともに、ビアホール１９内の導電材１８
が分断され、溝２０によって囲まれた個々の積層電子部
品１０となるべき部分は、互いに他のものに対して電気
的に独立した状態となる。また、好ましくは、溝２０の
底面とそれに対向するマザー積層体１４の下面とに、そ
れぞれ、スリット２１および２２が設けられる。スリッ
ト２１および２２は、いずれか一方が省略されてもよ
い。

【００３１】なお、図３において、内部回路要素となる
べき幾つかの導電膜２３および２４が図示されている。
また、導電膜２３が導電材１８に電気的に接続されてい
る状態も図示されている。

【００３２】次に、マザー積層体１４は、マザー絶縁性
シート１６および１７を構成するセラミックを焼結させ
るため、焼成される。その後、必要に応じて、マザー積
層体１４の表面に、導電膜および／または抵抗膜が形成
され、また、オーバーコートが施され、また、ソルダー
レジストが付与される。また、必要に応じて、外部電極
３となるべき導電材１８や他の導電膜にめっきが施され
る。

【００３３】以上の工程を終えたとき、マザー積層体１
４に含まれる複数の積層電子部品１０は、互いに他のも
のに対して電気的に独立しているので、溝２０によって
分断されたビアホール１９の各部分に存在する導電材１
８を外部電極として、個々の積層電子部品１０の特性を
測定することができる。

【００３４】このように、特性が測定された後、良品と
判断された積層電子部品１０上には、必要に応じて、複
合化のための他の電子部品が実装される。ここまで述べ
た工程が、マザー積層体１４の状態で能率的に行なわれ
ることができる。なお、積層電子部品１０の出荷をこの
段階で行なってもよい。

【００３５】次に、機械的に独立した複数の積層電子部
品１０を得るため、マザー積層体１４は、切断線１５
（図２）すなわち溝２０（図３）に沿って完全に切断さ
れる。この切断は、チョコレートを割るように、マザー
積層体１４を溝２０に沿って割ることによって容易に達
成される。前述したスリット２１および２２は、このよ
うな分割をより容易にする。

【００３６】このようにして、図１に示した積層電子部
品１０が得られる。以上述べた説明からわかるように、
段差１３は、前述した溝２０の形成の結果もたらされた
ものである。また、積層体１１を、段差１３の位置に対
応する境界面によって上半部と下半部とに区分したと
き、外部電極１２は、上半部においてのみ露出してい
る。

【００３７】次に、積層電子部品１０は、必要に応じ
て、ケーシングされる。このケーシングは、積層電子部
品１０の図１による下面に他の部品が実装されたとき、
これを覆うものである。このケーシングの詳細は、図１
３および図１４を参照して後述する。

【００３８】以上、この発明を図１ないし図３に図示し
た実施例に関連して説明したが、この発明の範囲内にお
いて、その他幾つかの変形例が可能である。

【００３９】たとえば、図１では、外部電極１２が、積
層体１１の側面だけでなく、図１による上面にも露出す
るように形成されたが、図４に示した積層電子部品１０
ａのように、外部電極１２ａが積層体１１の側面にのみ
露出するように形成されてもよい。なお、図４におい
て、図１に示した要素に相当する要素には同様の参照符
号を付し、重複する説明は省略する。

【００４０】図４に示した積層電子部品１０ａによれ
ば、積層体１１の図による下面だけでなく、上面をも、
外部電極１２ａに干渉されることなく、複合化のための
他の部品の実装面として広く利用することができる。こ
の積層電子部品１０ａを得るためには、図２に示したマ
ザー積層体１４の製造段階において、マザー積層体１４
の最上部に位置する何枚かのマザー絶縁性シートに外部
電極形成用のビアホール１９が設けられないものを用い
ればよい。

【００４１】上述した積層電子部品１０ａは、図５に示
すように、回路基板３１上に置かれたとき、回路基板３
１と外部電極１２ａとの間でギャップが形成される。こ
のような状態で、回路基板３１上に積層電子部品１０ａ
を実装する場合、回路基板３１上の導電ランド（図示せ
ず）と外部電極１２ａとを電気的に接続するため、半田
フィレット３２が有利に用いられる。

【００４２】また、図６に示すように、積層電子部品１
０ａにおいて、外部電極１２ａに対して金属からなる端
子部材３３を取付けてもよい。

【００４３】なお、図１に示した態様の外部電極１２と
図４に示した態様の外部電極１２ａとを、１個の積層電
子部品に混在させてもよい。

【００４４】また、図１ないし図３に示した実施例にお
いて、外部電極１２を与えるためのビアホール１９は、
断面が円形とされたが、四角形等の他の形状に変更され
てもよい。また、外部電極を、より広い面積で露出させ
るようにするため、１つの外部電極を、断面の一部が互
いに重なり合った複数のビアホールつまり横長のビアホ
ールによって与えるようにしてもよい。

【００４５】また、溝２０やスリット２１，２２の形成
は、マザー積層体１４の焼成後に行なってもよい。ま
た、焼成後の積層体１４の導電膜／抵抗膜の形成または
めっき、特性測定等の能率を考慮しないならば、切断線
１５に沿う切断を焼成前に行ない、機械的に分離された
状態で、積層電子部品１０の焼成を行なってもよい。ま
た、焼成後において、溝２０を形成する段階を経ること
なく、一挙に切断線１５に沿う切断を行なってもよい。

【００４６】また、ビアホール１９内に充填される導電
材１８は、導電膜の印刷と同時に付与されることなく、
別の工程で、ビアホール１９内に金属ペーストを充填す
るようにしてもよい。この場合、図１ないし図３に示し
た実施例では、複数のマザー絶縁性シート１６が積み重
ねられた状態で、直列する複数のビアホール１９内に一
挙に導電材１８を充填することも可能である。

【００４７】また、絶縁性シートは、セラミックシート
に限らず、他の材料からなる絶縁性シートに置き換えら
れてもよい。

【００４８】また、図７に示した積層電子部品１０ｂの
ように、外部電極１２ｂが、ビアホール１９（図２およ
び図３）の内周面上に層状に形成された導電材をもって
与えられてもよい。この場合、外部電極１２ｂは、その
外表面に凹部を形成する。

【００４９】また、この発明は、複数の外部電極のすべ
てがビアホールに基づいて形成された積層電子部品に限
らず、外部電極の幾つかが他の方法によって形成された
積層電子部品にも適用することができる。

【００５０】たとえば、図８に示した積層電子部品１０
ｃのように、幾つかの外部電極１２をビアホールに基づ
き形成しながら、他の外部電極、たとえばシールド電極
２５を別の方法で形成してもよい。このシールド電極２
５は、たとえば、図３に示すように溝２０を形成すると
き、シールド電極２５が形成されるべき面を内側面とす
る溝２０をまず形成した後、この溝２０内に金属ぺース
トを充填するように注入し、最終的に、金属ペーストに
よって与えられた導電材が分断されるように、溝２０を
再びカットすることにより形成される。このシールド電
極２５は、図示しないが、積層体１１のアース側の内部
回路要素と電気的に接続されることが多い。

【００５１】上述したシールド電極２５は、もちろん、
ビアホールに基づき形成されてもよい。この場合、ビア
ホールとしては、シールド電極２５の延びる方向に長手
のスロット状のものが形成される。また、シールド電極
２５は、個々の独立した積層電子部品１０ｃを得てから
形成されてもよい。

【００５２】図９に示すように、シールド電極２５ａ
は、それらによるシールド性能を高めるため、段差１３
の下方にまで延びるように形成されてもよい。このよう
なシールド電極２５ａは、たとえば次のような方法で形
成することができる。

【００５３】（ａ） シールド電極２５ａ全体を、ビア
ホールに基づき形成する。 （ｂ） シールド電極２５ａのうち、段差１３を境とす
る下半部のみをビアホールに基づき形成し、上半部は、
図３に示した溝２０に金属ペーストを充填することによ
って形成する。

【００５４】（ｃ） 上半部を、溝２０内に金属ペース
トを充填することにより形成し、個々の独立した積層電
子部品１０ａを得てから、下半部を形成する。

【００５５】（ｄ） 上半部をビアホールに基づき形成
し、個々の独立した積層電子部品１０ｄを得てから、下
半部を形成する。

【００５６】（ｅ） シールド電極２５ａ全体を、個々
の独立した積層電子部品１０ｄを得てから形成する。

【００５７】上述したシールド電極２５ａの形成方法の
うち、（ａ）または（ｂ）の方法を採用した場合、図３
に示した溝２０を形成した段階では、複数の積層電子部
品１０ｄは、シールド電極２５ａを介して互いに電気的
に接続された状態であり、複数の積層電子部品１０ｄが
完全に電気的に独立した状態とはなっていない。しかし
ながら、このようなシールド電極２５ａは、特性測定に
際してアース電極として共通に用いられるものである場
合、前述したようなマザー積層体１４の状態での個々の
積層電子部品１０ｄの特性測定には支障をきたさない。

【００５８】図９に示した積層電子部品１０ｄで、シー
ルド電極２５ａの存在により、積層体１１の下面に与え
られる他の部品のための実装面積が狭められることがあ
る。この不都合を回避するためには、図１０に示した積
層電子部品１０ｅのように、シールド電極２５ｂを、積
層体１１の図による下面にまで届かないように形成すれ
ばよい。

【００５９】図８ないし図１０に示したシールド電極２
５、２５ａおよび２５ｂのそれぞれの形成態様に関し
て、シールド電極の上半部は、積層体１１の単に１つの
側面上に形成されても、３つの側面上に形成されてもよ
い。シールド電極の下半部は、積層体１１の３つの側面
または４つの側面上に形成されてもよい。また、図８で
は、シールド電極の上半部に相当するシールド電極２５
のみが形成されたが、シールド電極の下半部に相当する
シールド電極のみが形成されてもよい。

【００６０】さらに、図１１に示す積層電子部品１０ｆ
のように、シールド電極２５ｃが、積層体１１の１つの
側面の幅方向の一部のみを覆うように形成されてもよ
い。

【００６１】上述した各実施例では、１つのビアホール
１９が分断されることにより、２つの積層電子部品１０
の各々のための外部電極１２が形成された。しかしなが
ら、図３に示した溝２０の幅が、ビアホール１９の径の
相当の部分を占める場合には、図１２に示すように、１
個のビアホール１９ａにより１個の外部電極を与えるよ
うにしてもよい。図１２において、溝２０が形成される
前のビアホール１９ａの一部が二点鎖線で示されてい
る。

【００６２】図１３には、ケース４１によってケーシン
グされた積層電子部品４２が断面図で示されている。

【００６３】積層電子部品４２に備える積層体４３に
は、段部４４が形成され、この段部４４の下方には、外
部電極４５が形成される。また、積層体４３の図による
上面には、この積層電子部品４２を複合化するためのい
くつかの電子部品４６が実装されている。ケース４１
は、金属からなる。ケース４１は、積層体４３の側面に
適合するように、段部４７を形成していて、外部電極４
５にたとえば半田付けされる。

【００６４】図１４には、ケース４１ａによってケーシ
ングされた他の積層電子部品４２ａが示されている。な
お、図１４において、図１３に示した要素に相当する要
素には、同様の参照符号を付し、重複する説明は省略す
る。

【００６５】図１４では、積層電子部品４２ａに備える
積層体４３には、段部４４だけでなく、もう１つの段部
４８が形成される。他方、ケース４１ａには、段部４８
に係合する段部４９が形成される。このように、積層体
４３の段部４８にケース４１ａの段部４９を係合させる
ことにより、ケース４１ａの積層体４３に対する取付け
状態がより強固になる。特に、ケース４１ａの上面に向
かって、これを下方へ押付ける力が加わっても、ケース
４１ａと外部電極４５との接合が外れることがない。こ
のようなケース４１ａを下方へ押付ける力は、たとえ
ば、この積層電子部品４２ａを、ケース４１ａの上面に
吸着して保持する真空吸引チャック（図示せず）からし
ばしば与えられる。積層体４３に形成される段部４８
は、段部４４と同様の方法により形成されることができ
る。すなわち、図３に示したマザー積層体１４の段階
で、溝２０に対応する位置に下方から同様の溝を形成し
ておけばよい。

【図面の簡単な説明】

【図１】この発明の一実施例による積層電子部品１０の
外観を示す斜視図である。

【図２】図１に示した積層電子部品１０を得るために準
備されるマザー積層体１４を示す斜視図である。

【図３】図２に示したマザー積層体１４に、特性測定を
可能とする溝２０が形成された状態を示す拡大斜視図で
ある。

【図４】この発明の他の実施例による積層電子部品１０
ａの外観を示す斜視図である。

【図５】図４に示した積層電子部品１０ａを回路基板３
１上に実装した状態を示す断面図である。

【図６】図４に示した積層電子部品１０ａに端子部材３
３を取付けた状態を示す断面図である。

【図７】この発明のさらに他の実施例による積層電子部
品１０ｂの外観を示す斜視図である。

【図８】この発明のさらに他の実施例による積層電子部
品１０ｃの外観を示す斜視図である。

【図９】この発明のさらに他の実施例による積層電子部
品１０ｄの外観を示す斜視図である。

【図１０】この発明のさらに他の実施例による積層電子
部品１０ｅの外観を示す斜視図である。

【図１１】この発明のさらに他の実施例による積層電子
部品１０ｆの外観を示す斜視図である。

【図１２】この発明のさらに他の実施例を説明するため
のマザー積層体１４の一部を示す平面図である。

【図１３】この発明のさらに他の実施例によるケーシン
グされた積層電子部品４２を示す断面図である。

【図１４】この発明のさらに他の実施例によるケーシン
グされた積層電子部品４２ａを示す断面図である。

【図１５】従来の積層電子部品１の外観を示す斜視図で
ある。

【図１６】従来の他の形式の積層電子部品４の外観を示
す斜視図である。

【符号の説明】

１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０
ｆ，４２，４２ａ 積層電子部品 １１，４３ 積層体 １２，１２ａ，１２ｂ，４５ 外部電極 １３，４４，４７，４８，４９ 段部 １４ マザー積層体 １５ 切断線 １６，１７ マザー絶縁性シート １８ 導電材 １９，１９ａ ビアホール ２０ 溝 ２３，２４ 導電膜（内部回路要素） ２５，２５ａ，２５ｂ，２５ｃ シールド電極 ４１，４１ａ ケース

Claims (14)

【特許請求の範囲】
1. 【請求項１】 内部回路要素を介在させた状態で複数の
   絶縁性シートが積層されてなるものであって、相対向す
   る第１および第２の主面とこれら主面間を連結する側面
   を備える積層体、ならびに前記内部回路要素に電気的に
   接続されかつ前記積層体の外表面に形成された外部電極
   を備え、 前記外部電極は、前記絶縁性シートに設けられかつ導電
   材が付与されたビアホールの少なくとも側部を前記絶縁
   性シートの切断によって露出させることによって形成さ
   れたものである、積層電子部品。
2. 【請求項２】 前記導電材は、前記ビアホール内に充填
   される、請求項１に記載の積層電子部品。
3. 【請求項３】 前記導電材は、前記ビアホールの内周面
   上に層状に形成される、請求項１に記載の積層電子部
   品。
4. 【請求項４】 前記積層体は、前記主面と平行に延びる
   境界面によって前記第１の主面側の第１の半部および前
   記第２の主面側の第２の半部に区分され、前記外部電極
   は、前記第１の半部においてのみ露出する、請求項１な
   いし３のいずれかに記載の積層電子部品。
5. 【請求項５】 前記積層体の第２の主面上に形成される
   第２の電子部品をさらに備える、請求項４に記載の積層
   電子部品。
6. 【請求項６】 前記積層体の側面には、前記第１の半部
   と前記第２の半部との境界面の位置に対応して段差が形
   成される、請求項４または５に記載の積層電子部品。
7. 【請求項７】 前記第２の電子部品を覆うように前記積
   層体に装着されるケースをさらに備える、請求項５に記
   載の積層電子部品。
8. 【請求項８】 前記外部電極は、前記積層体の前記側面
   および前記第１の主面において露出する、請求項４ない
   し７のいずれかに記載の積層電子部品。
9. 【請求項９】 前記外部電極は、前記積層体の前記側面
   においてのみ露出する、請求項４ないし７のいずれかに
   記載の積層電子部品。
10. 【請求項１０】 所定の切断線に沿って切断することに
    よって複数の積層電子部品が得られるものであって、前
    記切断線によって区画される各領域に個々の前記積層電
    子部品のための内部回路要素を分布させるように、これ
    ら内部回路要素を介在させた状態で複数のマザー絶縁性
    シートが積層されてなり、かつ前記内部回路要素に電気
    的に接続される導電材が付与されたビアホールが前記切
    断線に沿う切断によって切断面に露出する位置に設けら
    れた、マザー積層体を準備し、前記マザー積層体を前記
    切断線に沿って切断する、 各ステップを備える、積層電子部品の製造方法。
11. 【請求項１１】 前記マザー積層体を切断するステップ
    は、前記ビアホールを切断面に露出させるように前記マ
    ザー積層体に溝を形成するステップと、前記溝が形成さ
    れた前記マザー積層体を前記溝の位置において分割する
    ステップとを備える、請求項１０に記載の積層電子部品
    の製造方法。
12. 【請求項１２】 前記マザー絶縁性シートはセラミック
    グリーンシートであり、前記マザー積層体を焼成するス
    テップをさらに備える、請求項１０または１１に記載の
    積層電子部品の製造方法。
13. 【請求項１３】 所定の切断線に沿って切断することに
    よって複数の積層電子部品が得られるものであって、前
    記切断線によって区画される各領域に個々の前記積層電
    子部品のための内部回路要素を分布させるように、これ
    ら内部回路要素を介在させた状態で複数のマザー絶縁性
    シートが積層されてなり、かつ前記内部回路要素に電気
    的に接続される導電材が付与されたビアホールが前記切
    断線に沿う切断によって切断面に露出する位置に設けら
    れた、マザー積層体を準備し、 前記切断線に沿って前記マザー積層体に溝を形成し、そ
    れによって少なくとも前記ビアホールを前記溝の内側面
    に露出させ、 前記溝の内側面に露出する状態となった前記ビアホール
    を外部電極として個々の積層電子部品の特性を測定す
    る、 各ステップを備える、積層電子部品の特性測定方法。
14. 【請求項１４】 所定の切断線に沿って切断することに
    よって複数の積層電子部品が得られるものであって、前
    記切断線によって区画される各領域に個々の前記積層電
    子部品のための内部回路要素を分布させるように、これ
    ら内部回路要素を介在させた状態で複数のマザー絶縁性
    シートが積層されてなり、かつ前記内部回路要素に電気
    的に接続される導電材が付与されたビアホールが前記切
    断線に沿う切断によって切断面に露出する位置に設けら
    れた、マザー積層体を備え、 前記マザー積層体には、前記切断線に沿って溝が形成さ
    れ、それによって少なくとも前記ビアホールが前記溝の
    内側面に露出された、積層電子部品の集合体。