JPH0697058A - 電子ビーム描画装置用の描画データ作成方法 - Google Patents
電子ビーム描画装置用の描画データ作成方法Info
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- JPH0697058A JPH0697058A JP4246791A JP24679192A JPH0697058A JP H0697058 A JPH0697058 A JP H0697058A JP 4246791 A JP4246791 A JP 4246791A JP 24679192 A JP24679192 A JP 24679192A JP H0697058 A JPH0697058 A JP H0697058A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
- H01J37/30—Electron-beam or ion-beam tubes for localised treatment of objects
- H01J37/317—Electron-beam or ion-beam tubes for localised treatment of objects for changing properties of the objects or for applying thin layers thereon, e.g. for ion implantation
- H01J37/3174—Particle-beam lithography, e.g. electron beam lithography
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- Chemical & Material Sciences (AREA)
- Analytical Chemistry (AREA)
- Multi Processors (AREA)
- Electron Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】複数のＣＰＵに各処理対象領域を割り当てて独
立に並列処理を行って各矩形領域に図形を登録しても、
図形欠落や図形のオーバーラップを防止して描画データ
作成の高速化を図ることができる描画データ作成方法を
提供することを目的とする。 【構成】ＣＰＵにサブフィールド３２を含む処理対象領
域ＥＡ及び同領域ＥＡに含まれる図形Ｆ１０，Ｆ１１を
取り込み、重なりを除去して図形Ｆ２２を生成する。処
理対象領域ＥＡの境界線を含む切断線Ｌ３，Ｌ４を発生
し、図形Ｆ２２を切断する。切断線Ｌ４の下方の図形を
削除し、切断線Ｌ３，Ｌ４間に図形Ｆ３７を生成する。
図形Ｆ３７の頂点から切断線Ｌ４に垂直に分割線を発生
し、図形Ｆ３８〜Ｆ４０に分割する。図形Ｆ３９，Ｆ４
０は一部が外部マージン上にありかつ内部マージンより
も内にあるためサブフィールド３２の境界線で切断し、
サブフィールド３２に図形Ｆ３９ａ，Ｆ４０ａを登録す
る。
立に並列処理を行って各矩形領域に図形を登録しても、
図形欠落や図形のオーバーラップを防止して描画データ
作成の高速化を図ることができる描画データ作成方法を
提供することを目的とする。 【構成】ＣＰＵにサブフィールド３２を含む処理対象領
域ＥＡ及び同領域ＥＡに含まれる図形Ｆ１０，Ｆ１１を
取り込み、重なりを除去して図形Ｆ２２を生成する。処
理対象領域ＥＡの境界線を含む切断線Ｌ３，Ｌ４を発生
し、図形Ｆ２２を切断する。切断線Ｌ４の下方の図形を
削除し、切断線Ｌ３，Ｌ４間に図形Ｆ３７を生成する。
図形Ｆ３７の頂点から切断線Ｌ４に垂直に分割線を発生
し、図形Ｆ３８〜Ｆ４０に分割する。図形Ｆ３９，Ｆ４
０は一部が外部マージン上にありかつ内部マージンより
も内にあるためサブフィールド３２の境界線で切断し、
サブフィールド３２に図形Ｆ３９ａ，Ｆ４０ａを登録す
る。
Description
【０００１】
【産業上の利用分野】本発明はマスクパターンの図形デ
ータから電子ビーム描画装置用の描画データを作成する
方法に係り、詳しくは集積回路パターンを多数の処理対
象領域に分割し、各処理対象領域を複数のＣＰＵに割り
当てて各処理対象領域を独立に並列処理する方法に関す
る。
ータから電子ビーム描画装置用の描画データを作成する
方法に係り、詳しくは集積回路パターンを多数の処理対
象領域に分割し、各処理対象領域を複数のＣＰＵに割り
当てて各処理対象領域を独立に並列処理する方法に関す
る。
【０００２】近年のＬＳＩの大規模化、高密度化に伴っ
て電子ビーム描画装置用の描画データ作成に対する処理
時間の短縮の要望が高まっている。この要望に応えるた
めにＬＳＩチップを複数の領域に分割して各領域を独立
にかつ並列に処理する方法が検討されている。そして、
各領域は電子ビーム描画装置において電磁偏向で描画可
能な正方形の領域、即ち、図３に示すようにＬＳＩのチ
ップ領域を碁盤目状に分割した多数のサブフィールド３
０（実線で囲まれた領域）に対応させることが最も望ま
しい。
て電子ビーム描画装置用の描画データ作成に対する処理
時間の短縮の要望が高まっている。この要望に応えるた
めにＬＳＩチップを複数の領域に分割して各領域を独立
にかつ並列に処理する方法が検討されている。そして、
各領域は電子ビーム描画装置において電磁偏向で描画可
能な正方形の領域、即ち、図３に示すようにＬＳＩのチ
ップ領域を碁盤目状に分割した多数のサブフィールド３
０（実線で囲まれた領域）に対応させることが最も望ま
しい。
【０００３】又、大規模で高密度なＬＳＩを短い時間で
描画するためには、図形データの存在する箇所のみを走
査して露光を行うベクトルスキャン方式の電子ビーム描
画装置を使用した方がよい。しかしながら、ベクトルス
キャン方式の電子ビーム描画装置では、底辺及び高さが
共に所定長未満の微小な図形は電子ビームの照射ができ
ず描画できなかったり、精度が非常に悪くなり高精度な
ＬＳＩの開発の妨げとなる。このため、図１３に示すよ
うに、各サブフィールド３０にはその境界線を基準とし
て内部及び外部に破線で示す所定幅のマージンＭ（破線
で示す）を設定して、微小な図形の発生を防止するよう
にしている。尚、サブフィールド３０の外部マージンは
当該サブフィールドに隣接するサブフィールドの内部マ
ージンである。
描画するためには、図形データの存在する箇所のみを走
査して露光を行うベクトルスキャン方式の電子ビーム描
画装置を使用した方がよい。しかしながら、ベクトルス
キャン方式の電子ビーム描画装置では、底辺及び高さが
共に所定長未満の微小な図形は電子ビームの照射ができ
ず描画できなかったり、精度が非常に悪くなり高精度な
ＬＳＩの開発の妨げとなる。このため、図１３に示すよ
うに、各サブフィールド３０にはその境界線を基準とし
て内部及び外部に破線で示す所定幅のマージンＭ（破線
で示す）を設定して、微小な図形の発生を防止するよう
にしている。尚、サブフィールド３０の外部マージンは
当該サブフィールドに隣接するサブフィールドの内部マ
ージンである。
【０００４】即ち、図形処理後の図形をサブフィールド
に登録する際、マージンを考慮しないでサブフィールド
の境界線で切断し、サブフィールドに完全に包含される
図形のみを登録すると、微小な図形が発生することがあ
る。例えば、図１３に示す図形Ｆ１，Ｆ２をサブフィー
ルド３０の境界線で切断すると、図１４に示すように図
形Ｆ１１，Ｆ２１が登録される。この場合、図形Ｆ２１
が微小図形となってしまう。
に登録する際、マージンを考慮しないでサブフィールド
の境界線で切断し、サブフィールドに完全に包含される
図形のみを登録すると、微小な図形が発生することがあ
る。例えば、図１３に示す図形Ｆ１，Ｆ２をサブフィー
ルド３０の境界線で切断すると、図１４に示すように図
形Ｆ１１，Ｆ２１が登録される。この場合、図形Ｆ２１
が微小図形となってしまう。
【０００５】一方、図形処理後の図形をサブフィールド
に登録する際の判定はサブフィールドの内部及び外部の
マージンに基づいて設定されている。即ち、図形がサブ
フィールドに完全に包含されているとき、又は図形が外
部マージンよりも内にありかつ内部マージンを含んでそ
れよりも内にあるときには当該図形をそのサブフィール
ドに登録する。図形の一部でも外部マージンを含んでそ
れよりも外にありかつ内部マージンを含んでそれよりも
内にあるときには当該図形をサブフィールドの境界線で
切断した内部の図形をそのサブフィールドに登録する。
又、図形がサブフィールドの所定の隣接する境界線対に
対応した外部マージンより内にありかつ内部マージンよ
りも外にあるときには当該図形をそのサブフィールドに
登録する。
に登録する際の判定はサブフィールドの内部及び外部の
マージンに基づいて設定されている。即ち、図形がサブ
フィールドに完全に包含されているとき、又は図形が外
部マージンよりも内にありかつ内部マージンを含んでそ
れよりも内にあるときには当該図形をそのサブフィール
ドに登録する。図形の一部でも外部マージンを含んでそ
れよりも外にありかつ内部マージンを含んでそれよりも
内にあるときには当該図形をサブフィールドの境界線で
切断した内部の図形をそのサブフィールドに登録する。
又、図形がサブフィールドの所定の隣接する境界線対に
対応した外部マージンより内にありかつ内部マージンよ
りも外にあるときには当該図形をそのサブフィールドに
登録する。
【０００６】従って、例えば図１３に示す図形Ｆ１，Ｆ
２のうち、図形Ｆ２は登録対象から除外され、図形Ｆ１
は登録対象となって図１５に示すようにサブフィールド
３０に登録される。このため、微小な図形の発生が防止
される。
２のうち、図形Ｆ２は登録対象から除外され、図形Ｆ１
は登録対象となって図１５に示すようにサブフィールド
３０に登録される。このため、微小な図形の発生が防止
される。
【０００７】このようなことから、ベクトルスキャン方
式の電子ビーム描画装置用の描画データを短時間に作成
するためには、サブフィールド単位に独立に並列処理を
行うことが必要不可欠である。又、ベクトルスキャン方
式の電子ビーム描画装置用の描画データを作成するため
には、微小な図形の発生がないような図形処理を行うた
めにサブフィールドにマージンを持たせたサブフィール
ドへの図形登録を行える方法が必要不可欠である。
式の電子ビーム描画装置用の描画データを短時間に作成
するためには、サブフィールド単位に独立に並列処理を
行うことが必要不可欠である。又、ベクトルスキャン方
式の電子ビーム描画装置用の描画データを作成するため
には、微小な図形の発生がないような図形処理を行うた
めにサブフィールドにマージンを持たせたサブフィール
ドへの図形登録を行える方法が必要不可欠である。
【０００８】
【従来の技術】従来、ベクトルスキャン方式の電子ビー
ム描画装置用の描画データ作成のために各図形データ又
は図形を構成する各辺を逐次的に処理した後、図形デー
タをサブフィールドに登録する処理においては、図形単
位に登録するサブフィールドを決定していた。このた
め、描画データ作成に多大な時間を要し、作業効率が低
下するという問題があった。
ム描画装置用の描画データ作成のために各図形データ又
は図形を構成する各辺を逐次的に処理した後、図形デー
タをサブフィールドに登録する処理においては、図形単
位に登録するサブフィールドを決定していた。このた
め、描画データ作成に多大な時間を要し、作業効率が低
下するという問題があった。
【０００９】この問題を解決して描画データ作成を高速
に行う方法として、複数のＣＰＵを持つ計算機を使用す
ることが考えられた。この方法はＬＳＩチップを電子ビ
ーム描画装置の電磁偏向で描画可能な多数のサブフィー
ルドに分割し、各サブフィールドを複数のＣＰＵに割り
当てて各サブフィールドを独立に並列処理するものであ
る。
に行う方法として、複数のＣＰＵを持つ計算機を使用す
ることが考えられた。この方法はＬＳＩチップを電子ビ
ーム描画装置の電磁偏向で描画可能な多数のサブフィー
ルドに分割し、各サブフィールドを複数のＣＰＵに割り
当てて各サブフィールドを独立に並列処理するものであ
る。
【００１０】
【発明が解決しようとする課題】ところが、この場合、
各ＣＰＵによって各サブフィールドに登録された図形の
位置関係の違いにより、製造されたＬＳＩに不具合が発
生することがあった。
各ＣＰＵによって各サブフィールドに登録された図形の
位置関係の違いにより、製造されたＬＳＩに不具合が発
生することがあった。
【００１１】例えば、図５に示すように隣接するサブフ
ィールド３１，３２を異なる図形処理用ＣＰＵに割り当
てて図形Ｆ１０，Ｆ１１を登録する場合について考え
る。１つの図形処理用ＣＰＵには、まず図１６（ａ）に
示すようにサブフィールド３１及び同フィールド３１に
含まれる図形Ｆ１０が取り込まれる。この図形Ｆ１０に
対して各種の図形処理が実行された後、図１６（ｂ）に
示すように図形Ｆ１０の頂点から上下方向に分割線が発
生されて図形Ｆ２０，Ｆ２１に分割される。
ィールド３１，３２を異なる図形処理用ＣＰＵに割り当
てて図形Ｆ１０，Ｆ１１を登録する場合について考え
る。１つの図形処理用ＣＰＵには、まず図１６（ａ）に
示すようにサブフィールド３１及び同フィールド３１に
含まれる図形Ｆ１０が取り込まれる。この図形Ｆ１０に
対して各種の図形処理が実行された後、図１６（ｂ）に
示すように図形Ｆ１０の頂点から上下方向に分割線が発
生されて図形Ｆ２０，Ｆ２１に分割される。
【００１２】この後、図形Ｆ２０，Ｆ２１の登録判定が
行われ、各図形Ｆ２０，Ｆ２１はその一部が外部マージ
ンよりも外にありかつ内部マージンよりも内にあるため
サブフィールド３１の境界線で切断される。従って、図
１６（ｃ）に示すようにサブフィールド３１にはＦ２０
ａ，Ｆ２１ａが登録される。
行われ、各図形Ｆ２０，Ｆ２１はその一部が外部マージ
ンよりも外にありかつ内部マージンよりも内にあるため
サブフィールド３１の境界線で切断される。従って、図
１６（ｃ）に示すようにサブフィールド３１にはＦ２０
ａ，Ｆ２１ａが登録される。
【００１３】別の図形処理用ＣＰＵには、図１７（ａ）
に示すようにサブフィールド３２及び同フィールド３２
に含まれる図形Ｆ１０，Ｆ１１が取り込まれる。図形Ｆ
１０，Ｆ１１に対して各種の図形処理が実行された後、
図１７（ｂ）に示すように図形Ｆ１０，Ｆ１１の重なり
が除去されて図形Ｆ２２が生成される。次に、図１７
（ｃ）に示すように図形Ｆ２２の各頂点から上下方向に
分割線が発生されて図形Ｆ２３〜Ｆ２６に分割される。
に示すようにサブフィールド３２及び同フィールド３２
に含まれる図形Ｆ１０，Ｆ１１が取り込まれる。図形Ｆ
１０，Ｆ１１に対して各種の図形処理が実行された後、
図１７（ｂ）に示すように図形Ｆ１０，Ｆ１１の重なり
が除去されて図形Ｆ２２が生成される。次に、図１７
（ｃ）に示すように図形Ｆ２２の各頂点から上下方向に
分割線が発生されて図形Ｆ２３〜Ｆ２６に分割される。
【００１４】この後、図形Ｆ２３〜Ｆ２６の登録判定が
行われる。図形Ｆ２３は外部マージンよりも外にあるた
め登録対象から除外され、図形Ｆ２４はその一部が外部
マージンよりも外にありかつ内部マージンよりも外にあ
るため登録対象から除外される。各図形Ｆ２５，Ｆ２６
はその一部が外部マージンよりも外にありかつ内部マー
ジンよりも内にあるためサブフィールド３２の境界線で
切断される。従って、図１７（ｄ）に示すようにサブフ
ィールド３２には図形Ｆ２５ａ，Ｆ２６ａが登録され
る。尚、図形Ｆ２５ａの左側はサブフィールド３２の境
界線から離れている。
行われる。図形Ｆ２３は外部マージンよりも外にあるた
め登録対象から除外され、図形Ｆ２４はその一部が外部
マージンよりも外にありかつ内部マージンよりも外にあ
るため登録対象から除外される。各図形Ｆ２５，Ｆ２６
はその一部が外部マージンよりも外にありかつ内部マー
ジンよりも内にあるためサブフィールド３２の境界線で
切断される。従って、図１７（ｄ）に示すようにサブフ
ィールド３２には図形Ｆ２５ａ，Ｆ２６ａが登録され
る。尚、図形Ｆ２５ａの左側はサブフィールド３２の境
界線から離れている。
【００１５】従って、描画データは図１８に示すように
サブフィールド３１の図形Ｆ２１ａとサブフィールド３
２の図形Ｆ２５ａとの間が欠落したものとなる。この状
態では、ＬＳＩ回路が電気的に断線してしまい、意図し
たＬＳＩ回路が構成できない。
サブフィールド３１の図形Ｆ２１ａとサブフィールド３
２の図形Ｆ２５ａとの間が欠落したものとなる。この状
態では、ＬＳＩ回路が電気的に断線してしまい、意図し
たＬＳＩ回路が構成できない。
【００１６】又、図６に示すように隣接するサブフィー
ルド３３，３４を異なる図形処理用ＣＰＵに割り当てて
図形Ｆ１２，Ｆ１３を登録する場合について考える。１
つの図形処理用ＣＰＵには、まず図１９（ａ）に示すよ
うにサブフィールド３３及び同フィールド３３に含まれ
る図形Ｆ１２が取り込まれる。この図形Ｆ１２に対して
各種の図形処理が実行された後、図１９（ｂ）に示すよ
うに図形Ｆ１２の頂点から上下方向に分割線が発生され
て図形Ｆ２７，Ｆ２８に分割される。
ルド３３，３４を異なる図形処理用ＣＰＵに割り当てて
図形Ｆ１２，Ｆ１３を登録する場合について考える。１
つの図形処理用ＣＰＵには、まず図１９（ａ）に示すよ
うにサブフィールド３３及び同フィールド３３に含まれ
る図形Ｆ１２が取り込まれる。この図形Ｆ１２に対して
各種の図形処理が実行された後、図１９（ｂ）に示すよ
うに図形Ｆ１２の頂点から上下方向に分割線が発生され
て図形Ｆ２７，Ｆ２８に分割される。
【００１７】この後、図形Ｆ２７，Ｆ２８の登録判定が
行われ、各図形Ｆ２７，Ｆ２８はその一部が外部マージ
ンよりも外にありかつ内部マージンよりも内にあるため
サブフィールド３３の境界線で切断される。従って、図
１９（ｃ）に示すようにサブフィールド３３にはＦ２７
ａ，Ｆ２８ａが登録される。
行われ、各図形Ｆ２７，Ｆ２８はその一部が外部マージ
ンよりも外にありかつ内部マージンよりも内にあるため
サブフィールド３３の境界線で切断される。従って、図
１９（ｃ）に示すようにサブフィールド３３にはＦ２７
ａ，Ｆ２８ａが登録される。
【００１８】別の図形処理用ＣＰＵには、図２０（ａ）
に示すようにサブフィールド３４及び同フィールド３４
に含まれる図形Ｆ１２，Ｆ１３が取り込まれる。図形Ｆ
１２，Ｆ１３に対して各種の図形処理が実行された後、
図２０（ｂ）に示すように図形Ｆ１２，Ｆ１３の重なり
が除去されて図形Ｆ２９が生成される。次に、図２０
（ｃ）に示すように図形Ｆ２９の各頂点から上下方向に
分割線が発生されて図形Ｆ３０〜Ｆ３３に分割される。
に示すようにサブフィールド３４及び同フィールド３４
に含まれる図形Ｆ１２，Ｆ１３が取り込まれる。図形Ｆ
１２，Ｆ１３に対して各種の図形処理が実行された後、
図２０（ｂ）に示すように図形Ｆ１２，Ｆ１３の重なり
が除去されて図形Ｆ２９が生成される。次に、図２０
（ｃ）に示すように図形Ｆ２９の各頂点から上下方向に
分割線が発生されて図形Ｆ３０〜Ｆ３３に分割される。
【００１９】この後、図形Ｆ３０〜Ｆ３３の登録判定が
行われる。図形Ｆ３０は外部マージンよりも外にあるた
め登録対象から除外され、図形Ｆ３１はその一部が外部
マージンよりも外にありかつ内部マージンよりも外にあ
るため登録対象から除外される。各図形Ｆ３２，Ｆ３３
はその一部が外部マージンよりも外にありかつ内部マー
ジンよりも内にあるためサブフィールド３４の境界線で
切断される。従って、図２０（ｄ）に示すようにサブフ
ィールド３４には図形Ｆ３２ａ，Ｆ３３ａが登録され
る。尚、図形Ｆ３２ａの左側はサブフィールド３２の境
界線から突出している。
行われる。図形Ｆ３０は外部マージンよりも外にあるた
め登録対象から除外され、図形Ｆ３１はその一部が外部
マージンよりも外にありかつ内部マージンよりも外にあ
るため登録対象から除外される。各図形Ｆ３２，Ｆ３３
はその一部が外部マージンよりも外にありかつ内部マー
ジンよりも内にあるためサブフィールド３４の境界線で
切断される。従って、図２０（ｄ）に示すようにサブフ
ィールド３４には図形Ｆ３２ａ，Ｆ３３ａが登録され
る。尚、図形Ｆ３２ａの左側はサブフィールド３２の境
界線から突出している。
【００２０】従って、描画データは図２１に示すように
サブフィールド３３の図形Ｆ２８ａとサブフィールド３
４の図形Ｆ３２ａとがオーバーラップする。この状態
で、ベクトルスキャン方式の電子ビーム描画装置により
描画すると、オーバーラップ部分において二重露光とな
って異常に線幅の太い部分ができる。このため、微細化
されたＬＳＩ回路においては電気的に短絡してしまうお
それがあり、意図したＬＳＩ回路が構成できない。
サブフィールド３３の図形Ｆ２８ａとサブフィールド３
４の図形Ｆ３２ａとがオーバーラップする。この状態
で、ベクトルスキャン方式の電子ビーム描画装置により
描画すると、オーバーラップ部分において二重露光とな
って異常に線幅の太い部分ができる。このため、微細化
されたＬＳＩ回路においては電気的に短絡してしまうお
それがあり、意図したＬＳＩ回路が構成できない。
【００２１】このように、複数のＣＰＵに各処理対象領
域を割り当てて独立に並列処理して描画データを作成す
る方法では、図形に欠落やオーバーラップ部分が生じた
りすることがある。このため、その補正処理が必要とな
り、描画データ作成の高速処理の妨げになっている。
域を割り当てて独立に並列処理して描画データを作成す
る方法では、図形に欠落やオーバーラップ部分が生じた
りすることがある。このため、その補正処理が必要とな
り、描画データ作成の高速処理の妨げになっている。
【００２２】本発明は上記問題点を解決するためになさ
れたものであって、複数のＣＰＵに各処理対象領域を割
り当てて独立に並列処理を行うことにより各矩形領域に
図形を登録して描画データを作成しても、回路断線の原
因となる図形欠落や、回路短絡の原因となる図形のオー
バーラップの発生を防止して描画データ作成の高速化を
図ることができる電子ビーム描画装置用の描画データ作
成方法を提供することを目的とする。
れたものであって、複数のＣＰＵに各処理対象領域を割
り当てて独立に並列処理を行うことにより各矩形領域に
図形を登録して描画データを作成しても、回路断線の原
因となる図形欠落や、回路短絡の原因となる図形のオー
バーラップの発生を防止して描画データ作成の高速化を
図ることができる電子ビーム描画装置用の描画データ作
成方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】上記目的を達成するた
め、第１発明は、集積回路パターンを電子ビーム描画装
置の電磁偏向で描画可能な矩形領域を基準とした多数の
処理対象領域に分割し、各処理対象領域及び当該処理対
象領域に含まれるマスクパターンの図形データを複数の
ＣＰＵに割り当てて各処理対象領域について独立に図形
処理を施した後、各矩形領域に図形を登録するようにし
た電子ビーム描画装置用の描画データ作成方法におい
て、各矩形領域の境界線を基準として矩形領域の内部及
び外部に所定幅のマージンを設定して外部マージンで囲
まれる領域を処理対象領域とし、各処理対象領域の対向
する上下一対の境界線をそれぞれ含む切断線対を発生さ
せて切断線対間に存在する図形以外の図形を削除した
後、切断線対間に存在する図形の各頂点から切断線対に
垂直な分割線を発生させて当該図形を分割し、各分割図
形が矩形領域に完全に包含されているとき、又は各分割
図形が外部マージンよりも内にありかつ内部マージンを
含んでそれよりも内にあるときには当該分割図形をその
矩形領域に登録する。又、各分割図形の一部でも外部マ
ージンを含んでそれよりも外にありかつ内部マージンを
含んでそれよりも内にあるときには当該分割図形を矩形
領域の境界線で切断した内部の図形をその矩形領域に登
録する。更に、各分割図形が矩形領域の所定の隣接する
境界線対に対応した外部マージンより内にありかつ内部
マージンよりも外にあるときには当該分割図形をその矩
形領域に登録するようにした。
め、第１発明は、集積回路パターンを電子ビーム描画装
置の電磁偏向で描画可能な矩形領域を基準とした多数の
処理対象領域に分割し、各処理対象領域及び当該処理対
象領域に含まれるマスクパターンの図形データを複数の
ＣＰＵに割り当てて各処理対象領域について独立に図形
処理を施した後、各矩形領域に図形を登録するようにし
た電子ビーム描画装置用の描画データ作成方法におい
て、各矩形領域の境界線を基準として矩形領域の内部及
び外部に所定幅のマージンを設定して外部マージンで囲
まれる領域を処理対象領域とし、各処理対象領域の対向
する上下一対の境界線をそれぞれ含む切断線対を発生さ
せて切断線対間に存在する図形以外の図形を削除した
後、切断線対間に存在する図形の各頂点から切断線対に
垂直な分割線を発生させて当該図形を分割し、各分割図
形が矩形領域に完全に包含されているとき、又は各分割
図形が外部マージンよりも内にありかつ内部マージンを
含んでそれよりも内にあるときには当該分割図形をその
矩形領域に登録する。又、各分割図形の一部でも外部マ
ージンを含んでそれよりも外にありかつ内部マージンを
含んでそれよりも内にあるときには当該分割図形を矩形
領域の境界線で切断した内部の図形をその矩形領域に登
録する。更に、各分割図形が矩形領域の所定の隣接する
境界線対に対応した外部マージンより内にありかつ内部
マージンよりも外にあるときには当該分割図形をその矩
形領域に登録するようにした。
【００２４】又、第２の発明は、集積回路パターンを電
子ビーム描画装置の電磁偏向で描画可能な矩形領域を基
準とした多数の処理対象領域に分割し、各処理対象領域
及び当該処理対象領域に含まれるマスクパターンの図形
データを複数のＣＰＵに割り当てて各処理対象領域につ
いて独立に図形処理を施した後、各矩形領域に図形を登
録するようにした電子ビーム描画装置用の描画データ作
成方法において、各矩形領域の境界線を基準として矩形
領域の内部及び外部に所定幅のマージンを設定して外部
マージンで囲まれる領域を処理対象領域とし、各処理対
象領域の対向する左右一対の境界線をそれぞれ含む切断
線対を発生させて切断線対間に存在する図形以外の図形
を削除した後、切断線対間に存在する図形の各頂点から
切断線対に垂直な分割線を発生させて当該図形を分割
し、各分割図形が矩形領域に完全に包含されていると
き、又は各分割図形が外部マージンよりも内にありかつ
内部マージンを含んでそれよりも内にあるときには当該
分割図形をその矩形領域に登録し、各分割図形の一部で
も外部マージンを含んでそれよりも外にありかつ内部マ
ージンを含んでそれよりも内にあるときには当該分割図
形を矩形領域の境界線で切断した内部の図形をその矩形
領域に登録し、更に、各分割図形が矩形領域の所定の隣
接する境界線対に対応した外部マージンより内にありか
つ内部マージンよりも外にあるときには当該分割図形を
その矩形領域に登録するようにした。
子ビーム描画装置の電磁偏向で描画可能な矩形領域を基
準とした多数の処理対象領域に分割し、各処理対象領域
及び当該処理対象領域に含まれるマスクパターンの図形
データを複数のＣＰＵに割り当てて各処理対象領域につ
いて独立に図形処理を施した後、各矩形領域に図形を登
録するようにした電子ビーム描画装置用の描画データ作
成方法において、各矩形領域の境界線を基準として矩形
領域の内部及び外部に所定幅のマージンを設定して外部
マージンで囲まれる領域を処理対象領域とし、各処理対
象領域の対向する左右一対の境界線をそれぞれ含む切断
線対を発生させて切断線対間に存在する図形以外の図形
を削除した後、切断線対間に存在する図形の各頂点から
切断線対に垂直な分割線を発生させて当該図形を分割
し、各分割図形が矩形領域に完全に包含されていると
き、又は各分割図形が外部マージンよりも内にありかつ
内部マージンを含んでそれよりも内にあるときには当該
分割図形をその矩形領域に登録し、各分割図形の一部で
も外部マージンを含んでそれよりも外にありかつ内部マ
ージンを含んでそれよりも内にあるときには当該分割図
形を矩形領域の境界線で切断した内部の図形をその矩形
領域に登録し、更に、各分割図形が矩形領域の所定の隣
接する境界線対に対応した外部マージンより内にありか
つ内部マージンよりも外にあるときには当該分割図形を
その矩形領域に登録するようにした。
【００２５】
【作用】本発明によれば、切断線対間に存在する図形以
外の図形が削除され、切断線対間に存在する図形はその
頂点から切断線対に垂直に発生された分割線によっての
み分割される。このため、各矩形領域に図形を登録する
際の図形の取り込み領域が共通化される。従って、微小
な図形、図形欠落又はオーバーラップの発生が防止され
る。
外の図形が削除され、切断線対間に存在する図形はその
頂点から切断線対に垂直に発生された分割線によっての
み分割される。このため、各矩形領域に図形を登録する
際の図形の取り込み領域が共通化される。従って、微小
な図形、図形欠落又はオーバーラップの発生が防止され
る。
【００２６】
【実施例】以下、本発明を具体化した一実施例を図１〜
図１２に従って説明する。図１はベクトルスキャン方式
の電子ビーム描画装置用の描画データを作成する描画デ
ータ作成装置の電気的な概略構成を示す。ホストＣＰＵ
１はシステム制御部２、被処理図形データ入力部３、Ｌ
ＳＩチップ分割部４、図形データ転送部５、図形データ
受信部６、データ出力部７を備えて構成されている。ホ
ストＣＰＵ１からの図形データを受けて図形処理を行う
複数の子ＣＰＵ１３Ａ〜１３Ｃ等はシステム制御部１
４、図形データ受信部１５、図形処理部１６、図形デー
タ転送部１７を備えて構成されている。
図１２に従って説明する。図１はベクトルスキャン方式
の電子ビーム描画装置用の描画データを作成する描画デ
ータ作成装置の電気的な概略構成を示す。ホストＣＰＵ
１はシステム制御部２、被処理図形データ入力部３、Ｌ
ＳＩチップ分割部４、図形データ転送部５、図形データ
受信部６、データ出力部７を備えて構成されている。ホ
ストＣＰＵ１からの図形データを受けて図形処理を行う
複数の子ＣＰＵ１３Ａ〜１３Ｃ等はシステム制御部１
４、図形データ受信部１５、図形処理部１６、図形デー
タ転送部１７を備えて構成されている。
【００２７】ホストＣＰＵ１のシステム制御部２は図形
変換処理を指示する制御コマンド８が入力されると所定
の図形処理プログラムを起動させ、被処理図形データ入
力部３，ＬＳＩチップ分割部４，図形データ転送部５，
図形データ受信部６及びデータ出力部７を制御する。
変換処理を指示する制御コマンド８が入力されると所定
の図形処理プログラムを起動させ、被処理図形データ入
力部３，ＬＳＩチップ分割部４，図形データ転送部５，
図形データ受信部６及びデータ出力部７を制御する。
【００２８】被処理図形データ入力部３は磁気テープ９
に記憶されたマスクパターンの図形データを読み込む。
ＬＳＩチップ分割部４は作業用直接アクセス装置１０を
用いてＬＳＩチップを矩形領域としての多数のサブフィ
ールド３０（図３参照）に分割する。又、ＬＳＩチップ
分割部４は図４に示すように、各サブフィールド３０の
境界線を基準としてサブフィールド３０の内部及び外部
に破線で示す所定幅のマージンＭ（破線で示す）を設定
するとともに、外部マージンで囲まれる領域を処理対象
領域ＥＡとする。
に記憶されたマスクパターンの図形データを読み込む。
ＬＳＩチップ分割部４は作業用直接アクセス装置１０を
用いてＬＳＩチップを矩形領域としての多数のサブフィ
ールド３０（図３参照）に分割する。又、ＬＳＩチップ
分割部４は図４に示すように、各サブフィールド３０の
境界線を基準としてサブフィールド３０の内部及び外部
に破線で示す所定幅のマージンＭ（破線で示す）を設定
するとともに、外部マージンで囲まれる領域を処理対象
領域ＥＡとする。
【００２９】図形データ転送部５は複数の子ＣＰＵ１３
Ａ〜１３Ｃのうち、動作していない子ＣＰＵに各処理対
象領域ＥＡ及び当該処理対象領域ＥＡに含まれるマスク
パターンの図形データを転送する。図形データ受信部６
は子ＣＰＵで処理された図形処理済のデータを受信す
る。前記操作はＬＳＩチップの全ての図形データに対し
て実行される。
Ａ〜１３Ｃのうち、動作していない子ＣＰＵに各処理対
象領域ＥＡ及び当該処理対象領域ＥＡに含まれるマスク
パターンの図形データを転送する。図形データ受信部６
は子ＣＰＵで処理された図形処理済のデータを受信す
る。前記操作はＬＳＩチップの全ての図形データに対し
て実行される。
【００３０】この間、各子ＣＰＵ１３Ａ〜１３Ｃのシス
テム制御部１４は所定の図形処理プログラムに基づいて
図形データ受信部１５、図形処理部１６、図形データ転
送部１７を制御する。図形データ受信部１５は動作待ち
状態のとき、ホストＣＰＵ１から転送されてきたデータ
を受信し、受信したデータを図形処理部１６に出力す
る。
テム制御部１４は所定の図形処理プログラムに基づいて
図形データ受信部１５、図形処理部１６、図形データ転
送部１７を制御する。図形データ受信部１５は動作待ち
状態のとき、ホストＣＰＵ１から転送されてきたデータ
を受信し、受信したデータを図形処理部１６に出力す
る。
【００３１】図形処理部１６は処理対象領域ＥＡ及び同
処理対象領域ＥＡに含まれる図形データを入力して図２
のフローチャートに示す図形処理を実行する。即ち、ま
ず、ステップ２１では入力された図形データに対して重
なり除去処理、サイジング処理、スケーリング処理等の
各種図形処理を行う。例えば、図８（ａ）に示すように
サブフィールド３２と図形Ｆ１２，Ｆ１３が入力された
データであると、図形Ｆ１２，Ｆ１３の重なりが除去さ
れて図８（ｂ）に示す図形Ｆ２２が生成される。
処理対象領域ＥＡに含まれる図形データを入力して図２
のフローチャートに示す図形処理を実行する。即ち、ま
ず、ステップ２１では入力された図形データに対して重
なり除去処理、サイジング処理、スケーリング処理等の
各種図形処理を行う。例えば、図８（ａ）に示すように
サブフィールド３２と図形Ｆ１２，Ｆ１３が入力された
データであると、図形Ｆ１２，Ｆ１３の重なりが除去さ
れて図８（ｂ）に示す図形Ｆ２２が生成される。
【００３２】ステップ２２では各種図形処理が終わった
図形に対して処理対象領域ＥＡの対向する上下一対の境
界線をそれぞれ含む切断線対を発生させて図形を切断
し、切断線対間に存在する図形以外の図形を削除する。
例えば、図８（ｂ）において処理対象領域ＥＡの上下の
境界線を含む切断線Ｌ３，Ｌ４を発生させて図形Ｆ２２
を切断し、切断線Ｌ３の上方及び切断線Ｌ４の下方の図
形を削除すると、図８（ｃ）に示すように切断線Ｌ３，
Ｌ４間に図形Ｆ３７が生成される。
図形に対して処理対象領域ＥＡの対向する上下一対の境
界線をそれぞれ含む切断線対を発生させて図形を切断
し、切断線対間に存在する図形以外の図形を削除する。
例えば、図８（ｂ）において処理対象領域ＥＡの上下の
境界線を含む切断線Ｌ３，Ｌ４を発生させて図形Ｆ２２
を切断し、切断線Ｌ３の上方及び切断線Ｌ４の下方の図
形を削除すると、図８（ｃ）に示すように切断線Ｌ３，
Ｌ４間に図形Ｆ３７が生成される。
【００３３】次に、ステップ２３では切断線対間に存在
する図形の各頂点から切断線対に垂直な分割線を発生さ
せ、発生させた分割線と最初に交差する図形の辺との間
で台形図形を生成し、図形が全て台形図形へと分解され
たら、その台形図形を三角形と矩形に分解する。例え
ば、図８（ｃ）において図形Ｆ３７の各頂点から切断線
Ｌ４に垂直に分割線を発生させると、図８（ｄ）に示す
ように分割図形Ｆ３８〜Ｆ４０が生成される。
する図形の各頂点から切断線対に垂直な分割線を発生さ
せ、発生させた分割線と最初に交差する図形の辺との間
で台形図形を生成し、図形が全て台形図形へと分解され
たら、その台形図形を三角形と矩形に分解する。例え
ば、図８（ｃ）において図形Ｆ３７の各頂点から切断線
Ｌ４に垂直に分割線を発生させると、図８（ｄ）に示す
ように分割図形Ｆ３８〜Ｆ４０が生成される。
【００３４】更に、ステップ２４ではステップ２３で分
割された各図形が、サブフィールドに登録される図形で
あるか否かを図４に示す登録基準に基づいて判断し、登
録対象となった図形をサブフィールドに登録し、登録さ
れない図形を削除する。
割された各図形が、サブフィールドに登録される図形で
あるか否かを図４に示す登録基準に基づいて判断し、登
録対象となった図形をサブフィールドに登録し、登録さ
れない図形を削除する。
【００３５】即ち、図４（ａ）に示すように、各図形Ｆ
３，Ｆ４がサブフィールド３０に完全に包含されている
とき、各図形Ｆ３，Ｆ４はサブフィールド３０への登録
対象となる。図４（ｂ）に示すように、図形Ｆ５の一部
でも外部マージンを含んでそれよりも外にありかつ内部
マージンを含んでそれよりも内にあるときには図形Ｆ５
はサブフィールド３０の境界線で図形Ｆ５ａ，Ｆ５ｂに
切断される。そして、サブフィールド３０の内部の図形
Ｆ５ａのみがサブフィールド３０への登録対象となり、
図形Ｆ５ｂは削除される。
３，Ｆ４がサブフィールド３０に完全に包含されている
とき、各図形Ｆ３，Ｆ４はサブフィールド３０への登録
対象となる。図４（ｂ）に示すように、図形Ｆ５の一部
でも外部マージンを含んでそれよりも外にありかつ内部
マージンを含んでそれよりも内にあるときには図形Ｆ５
はサブフィールド３０の境界線で図形Ｆ５ａ，Ｆ５ｂに
切断される。そして、サブフィールド３０の内部の図形
Ｆ５ａのみがサブフィールド３０への登録対象となり、
図形Ｆ５ｂは削除される。
【００３６】図４（ｃ）に示すように、図形Ｆ６がサブ
フィールド３０の外部マージンよりも内にありかつ内部
マージンを含んでそれよりも内にあるとき、図形Ｆ６は
サブフィールド３０への登録対象となる。更に、図４
（ｄ）に示すように、図形Ｆ７，Ｆ８がサブフィールド
３０の上側及び左側の外部マージンより内にありかつ内
部マージンよりも外にあるとき、図形Ｆ７，Ｆ８はサブ
フィールド３０への登録対象となる。
フィールド３０の外部マージンよりも内にありかつ内部
マージンを含んでそれよりも内にあるとき、図形Ｆ６は
サブフィールド３０への登録対象となる。更に、図４
（ｄ）に示すように、図形Ｆ７，Ｆ８がサブフィールド
３０の上側及び左側の外部マージンより内にありかつ内
部マージンよりも外にあるとき、図形Ｆ７，Ｆ８はサブ
フィールド３０への登録対象となる。
【００３７】最後のステップ２５ではステップ２４にお
いてサブフィールドに登録された図形が描画データ用の
最後の図形処理へと渡される。そして、図形処理部１６
は上記のように処理した図形処理済みのデータを図形デ
ータ転送部１７に出力する。図形データ転送部１７は図
形処理部１６によって処理された図形処理済みのデータ
をホストＣＰＵ１に送り返す。
いてサブフィールドに登録された図形が描画データ用の
最後の図形処理へと渡される。そして、図形処理部１６
は上記のように処理した図形処理済みのデータを図形デ
ータ転送部１７に出力する。図形データ転送部１７は図
形処理部１６によって処理された図形処理済みのデータ
をホストＣＰＵ１に送り返す。
【００３８】複数の子ＣＰＵ１３Ａ〜１３ＣによりＬＳ
Ｉチップの全ての図形データが処理されて、図形処理済
みのデータがホストＣＰＵ１に送り返されると、データ
出力部７は描画データを出力リスト１１又は磁気テープ
１２等に出力する。
Ｉチップの全ての図形データが処理されて、図形処理済
みのデータがホストＣＰＵ１に送り返されると、データ
出力部７は描画データを出力リスト１１又は磁気テープ
１２等に出力する。
【００３９】磁気テープ１２に記録された描画データに
基づいて、ベクトルスキャン方式の電子ビーム描画装置
により半導体ウェハへの描画が行われて、ＬＳＩ回路が
製造される。
基づいて、ベクトルスキャン方式の電子ビーム描画装置
により半導体ウェハへの描画が行われて、ＬＳＩ回路が
製造される。
【００４０】次に、上記のように構成された描画データ
作成装置の作用を説明する。今、例えば、図５に示すよ
うに隣接するサブフィールド３１，３２を子ＣＰＵ１３
Ａ，１３Ｂに割り当てて図形Ｆ１０，Ｆ１１を登録する
場合について考える。
作成装置の作用を説明する。今、例えば、図５に示すよ
うに隣接するサブフィールド３１，３２を子ＣＰＵ１３
Ａ，１３Ｂに割り当てて図形Ｆ１０，Ｆ１１を登録する
場合について考える。
【００４１】子ＣＰＵ１３Ａには、まず図７（ａ）に示
すようにサブフィールド３１を含む処理対象領域ＥＡ及
び同処理対象領域ＥＡに含まれる図形Ｆ１０が取り込ま
れる。この図形Ｆ１０に対して各種の図形処理が実行さ
れた後、図７（ｂ）に示すように処理対象領域ＥＡの上
下の境界線を含む切断線Ｌ１，Ｌ２が発生される。切断
線Ｌ１，Ｌ２により図形Ｆ１０が切断され、切断線Ｌ１
の上方及び切断線Ｌ２の下方の図形は削除され、切断線
Ｌ１，Ｌ２間に図形Ｆ３４が生成される。次に、図７
（ｃ）に示すように図形Ｆ３４の頂点から切断線Ｌ２に
垂直に分割線が発生され、分割図形Ｆ３５，Ｆ３６に分
割される。
すようにサブフィールド３１を含む処理対象領域ＥＡ及
び同処理対象領域ＥＡに含まれる図形Ｆ１０が取り込ま
れる。この図形Ｆ１０に対して各種の図形処理が実行さ
れた後、図７（ｂ）に示すように処理対象領域ＥＡの上
下の境界線を含む切断線Ｌ１，Ｌ２が発生される。切断
線Ｌ１，Ｌ２により図形Ｆ１０が切断され、切断線Ｌ１
の上方及び切断線Ｌ２の下方の図形は削除され、切断線
Ｌ１，Ｌ２間に図形Ｆ３４が生成される。次に、図７
（ｃ）に示すように図形Ｆ３４の頂点から切断線Ｌ２に
垂直に分割線が発生され、分割図形Ｆ３５，Ｆ３６に分
割される。
【００４２】この後、図形Ｆ３５，Ｆ３６の登録判定が
行われ、各図形Ｆ３５，Ｆ３６はその一部が外部マージ
ン上、即ち、外にありかつ内部マージンよりも内にある
ためサブフィールド３１の境界線で切断される。従っ
て、図７（ｄ）に示すようにサブフィールド３１にはＦ
３５ａ，Ｆ３６ａが登録される。尚、図形Ｆ３６ａの右
側はサブフィールド３１の境界線に接している。
行われ、各図形Ｆ３５，Ｆ３６はその一部が外部マージ
ン上、即ち、外にありかつ内部マージンよりも内にある
ためサブフィールド３１の境界線で切断される。従っ
て、図７（ｄ）に示すようにサブフィールド３１にはＦ
３５ａ，Ｆ３６ａが登録される。尚、図形Ｆ３６ａの右
側はサブフィールド３１の境界線に接している。
【００４３】又、子ＣＰＵ１３Ｂには、図８（ａ）に示
すようにサブフィールド３２を含む処理対象領域ＥＡ及
び同処理対象領域ＥＡに含まれる図形Ｆ１０，Ｆ１１が
取り込まれる。図形Ｆ１０，Ｆ１１に対して各種の図形
処理が実行された後、図８（ｂ）に示すように図形Ｆ１
０，Ｆ１１の重なりが除去されて図形Ｆ２２が生成され
る。次に、図８（ｃ）に示すように処理対象領域ＥＡの
上下の境界線を含む切断線Ｌ３，Ｌ４が発生される。切
断線Ｌ３，Ｌ４により図形Ｆ２２が切断され、切断線Ｌ
３の上方及び切断線Ｌ４の下方の図形は削除され、切断
線Ｌ３，Ｌ４間に図形Ｆ３７が生成される。この後、図
８（ｄ）に示すように図形Ｆ３７の頂点から切断線Ｌ４
に垂直に分割線が発生され、分割図形Ｆ３８〜Ｆ４０に
分割される。
すようにサブフィールド３２を含む処理対象領域ＥＡ及
び同処理対象領域ＥＡに含まれる図形Ｆ１０，Ｆ１１が
取り込まれる。図形Ｆ１０，Ｆ１１に対して各種の図形
処理が実行された後、図８（ｂ）に示すように図形Ｆ１
０，Ｆ１１の重なりが除去されて図形Ｆ２２が生成され
る。次に、図８（ｃ）に示すように処理対象領域ＥＡの
上下の境界線を含む切断線Ｌ３，Ｌ４が発生される。切
断線Ｌ３，Ｌ４により図形Ｆ２２が切断され、切断線Ｌ
３の上方及び切断線Ｌ４の下方の図形は削除され、切断
線Ｌ３，Ｌ４間に図形Ｆ３７が生成される。この後、図
８（ｄ）に示すように図形Ｆ３７の頂点から切断線Ｌ４
に垂直に分割線が発生され、分割図形Ｆ３８〜Ｆ４０に
分割される。
【００４４】そして、図形Ｆ３８〜Ｆ４０の登録判定が
行われる。図形Ｆ３８は外部マージンよりも外にあるた
め登録対象から除外される。各図形Ｆ３９，Ｆ４０はそ
の一部が外部マージン上、即ち、外にありかつ内部マー
ジンよりも内にあるためサブフィールド３２の境界線で
切断される。従って、図８（ｅ）に示すようにサブフィ
ールド３２には図形Ｆ３９ａ，Ｆ４０ａが登録される。
尚、図形Ｆ３９ａの左側はサブフィールド３２の境界線
に接している。
行われる。図形Ｆ３８は外部マージンよりも外にあるた
め登録対象から除外される。各図形Ｆ３９，Ｆ４０はそ
の一部が外部マージン上、即ち、外にありかつ内部マー
ジンよりも内にあるためサブフィールド３２の境界線で
切断される。従って、図８（ｅ）に示すようにサブフィ
ールド３２には図形Ｆ３９ａ，Ｆ４０ａが登録される。
尚、図形Ｆ３９ａの左側はサブフィールド３２の境界線
に接している。
【００４５】従って、描画データは図９に示すようにサ
ブフィールド３１の図形Ｆ３５ａ，３６ａとサブフィー
ルド３２の図形Ｆ３９ａ，Ｆ４０ａとがオーバーラップ
のない状態で接したものとなり、意図したＬＳＩ回路を
構成することができる。
ブフィールド３１の図形Ｆ３５ａ，３６ａとサブフィー
ルド３２の図形Ｆ３９ａ，Ｆ４０ａとがオーバーラップ
のない状態で接したものとなり、意図したＬＳＩ回路を
構成することができる。
【００４６】又、図６に示すように隣接するサブフィー
ルド３３，３４を子ＣＰＵ１３Ａ，１３Ｂに割り当てて
図形Ｆ１２，Ｆ１３を登録する場合について考える。子
ＣＰＵ１３Ａには、まず図１０（ａ）に示すようにサブ
フィールド３３を含む処理対象領域ＥＡ及び同処理対象
領域ＥＡに含まれる図形Ｆ１２が取り込まれる。この図
形Ｆ１２に対して各種の図形処理が実行された後、図１
０（ｂ）に示すように処理対象領域ＥＡの上下の境界線
を含む切断線Ｌ５，Ｌ６が発生される。切断線Ｌ５，Ｌ
６により図形Ｆ１２が切断され、切断線Ｌ５の上方及び
切断線Ｌ６の下方の図形は削除され、切断線Ｌ５，Ｌ６
間に図形Ｆ４１が生成される。次に、図１０（ｃ）に示
すように図形Ｆ４１の頂点から切断線Ｌ６に垂直に分割
線が発生され、分割図形Ｆ４２，Ｆ４３に分割される。
ルド３３，３４を子ＣＰＵ１３Ａ，１３Ｂに割り当てて
図形Ｆ１２，Ｆ１３を登録する場合について考える。子
ＣＰＵ１３Ａには、まず図１０（ａ）に示すようにサブ
フィールド３３を含む処理対象領域ＥＡ及び同処理対象
領域ＥＡに含まれる図形Ｆ１２が取り込まれる。この図
形Ｆ１２に対して各種の図形処理が実行された後、図１
０（ｂ）に示すように処理対象領域ＥＡの上下の境界線
を含む切断線Ｌ５，Ｌ６が発生される。切断線Ｌ５，Ｌ
６により図形Ｆ１２が切断され、切断線Ｌ５の上方及び
切断線Ｌ６の下方の図形は削除され、切断線Ｌ５，Ｌ６
間に図形Ｆ４１が生成される。次に、図１０（ｃ）に示
すように図形Ｆ４１の頂点から切断線Ｌ６に垂直に分割
線が発生され、分割図形Ｆ４２，Ｆ４３に分割される。
【００４７】この後、図形Ｆ４２，Ｆ４３の登録判定が
行われ、各図形Ｆ４２，Ｆ４３はその一部が外部マージ
ン上、即ち、外にありかつ内部マージンよりも内にある
ためサブフィールド３３の境界線で切断される。従っ
て、図１０（ｄ）に示すようにサブフィールド３３には
Ｆ４２ａ，Ｆ４３ａが登録される。尚、図形Ｆ４３ａの
右側はサブフィールド３３の境界線に接している。
行われ、各図形Ｆ４２，Ｆ４３はその一部が外部マージ
ン上、即ち、外にありかつ内部マージンよりも内にある
ためサブフィールド３３の境界線で切断される。従っ
て、図１０（ｄ）に示すようにサブフィールド３３には
Ｆ４２ａ，Ｆ４３ａが登録される。尚、図形Ｆ４３ａの
右側はサブフィールド３３の境界線に接している。
【００４８】又、子ＣＰＵ１３Ｂには、図１１（ａ）に
示すようにサブフィールド３４を含む処理対象領域ＥＡ
及び同処理対象領域ＥＡに含まれる図形Ｆ１２，Ｆ１３
が取り込まれる。図形Ｆ１２，Ｆ１３に対して各種の図
形処理が実行された後、図１１（ｂ）に示すように図形
Ｆ１２，Ｆ１３の重なりが除去されて図形Ｆ２９が生成
される。次に、図１１（ｃ）に示すように処理対象領域
ＥＡの上下の境界線を含む切断線Ｌ７，Ｌ８が発生され
る。切断線Ｌ７，Ｌ８により図形Ｆ２９が切断され、切
断線Ｌ７の上方及び切断線Ｌ８の下方の図形は削除さ
れ、切断線Ｌ７，Ｌ８間に図形Ｆ４４が生成される。こ
の後、図１１（ｄ）に示すように図形Ｆ４４の頂点から
切断線Ｌ８に垂直に分割線が発生され、分割図形Ｆ４５
〜Ｆ４７に分割される。
示すようにサブフィールド３４を含む処理対象領域ＥＡ
及び同処理対象領域ＥＡに含まれる図形Ｆ１２，Ｆ１３
が取り込まれる。図形Ｆ１２，Ｆ１３に対して各種の図
形処理が実行された後、図１１（ｂ）に示すように図形
Ｆ１２，Ｆ１３の重なりが除去されて図形Ｆ２９が生成
される。次に、図１１（ｃ）に示すように処理対象領域
ＥＡの上下の境界線を含む切断線Ｌ７，Ｌ８が発生され
る。切断線Ｌ７，Ｌ８により図形Ｆ２９が切断され、切
断線Ｌ７の上方及び切断線Ｌ８の下方の図形は削除さ
れ、切断線Ｌ７，Ｌ８間に図形Ｆ４４が生成される。こ
の後、図１１（ｄ）に示すように図形Ｆ４４の頂点から
切断線Ｌ８に垂直に分割線が発生され、分割図形Ｆ４５
〜Ｆ４７に分割される。
【００４９】そして、図形Ｆ４５〜Ｆ４７の登録判定が
行われる。図形Ｆ４５は外部マージンよりも外にあるた
め登録対象から除外される。各図形Ｆ４６，Ｆ４７はそ
の一部が外部マージン上、即ち、外にありかつ内部マー
ジンよりも内にあるためサブフィールド３４の境界線で
切断される。従って、図１１（ｅ）に示すようにサブフ
ィールド３４には図形Ｆ４６ａ，Ｆ４７ａが登録され
る。尚、図形Ｆ４６ａの左側はサブフィールド３４の境
界線に接している。
行われる。図形Ｆ４５は外部マージンよりも外にあるた
め登録対象から除外される。各図形Ｆ４６，Ｆ４７はそ
の一部が外部マージン上、即ち、外にありかつ内部マー
ジンよりも内にあるためサブフィールド３４の境界線で
切断される。従って、図１１（ｅ）に示すようにサブフ
ィールド３４には図形Ｆ４６ａ，Ｆ４７ａが登録され
る。尚、図形Ｆ４６ａの左側はサブフィールド３４の境
界線に接している。
【００５０】従って、描画データは図１２に示すように
サブフィールド３３の図形Ｆ４２ａ，４３ａとサブフィ
ールド３４の図形Ｆ４６ａ，Ｆ４７ａとがオーバーラッ
プのない状態で接したものとなり、意図したＬＳＩ回路
を構成することができる。
サブフィールド３３の図形Ｆ４２ａ，４３ａとサブフィ
ールド３４の図形Ｆ４６ａ，Ｆ４７ａとがオーバーラッ
プのない状態で接したものとなり、意図したＬＳＩ回路
を構成することができる。
【００５１】このように、本実施例では複数のＣＰＵ１
３Ａ〜１３Ｃに各処理対象領域を割り当てて独立に並列
処理して描画データを作成する際、各処理対象領域の対
向する上下一対の境界線をそれぞれ含む切断線対を発生
させて切断線対間に存在する図形以外の図形を削除する
ようにした。このため、各サブフィールドに図形を登録
する際の図形の取り込み領域を共通化できる。よって、
ＬＳＩ回路の断線の原因となる図形欠落や、ＬＳＩ回路
の短絡の原因となるオーバーラップの発生を防止でき、
描画データ作成の高速化を図ることができる。
３Ａ〜１３Ｃに各処理対象領域を割り当てて独立に並列
処理して描画データを作成する際、各処理対象領域の対
向する上下一対の境界線をそれぞれ含む切断線対を発生
させて切断線対間に存在する図形以外の図形を削除する
ようにした。このため、各サブフィールドに図形を登録
する際の図形の取り込み領域を共通化できる。よって、
ＬＳＩ回路の断線の原因となる図形欠落や、ＬＳＩ回路
の短絡の原因となるオーバーラップの発生を防止でき、
描画データ作成の高速化を図ることができる。
【００５２】尚、上記実施例では各処理対象領域ＥＡの
上下一対の境界線を含む切断線対を発生させて切断線対
間に存在する図形以外の図形を削除するようにした。こ
れに代えて、各処理対象領域ＥＡの左右一対の境界線を
含む切断線対を発生させて切断線対間に存在する図形以
外の図形を削除するようにしてもよい。
上下一対の境界線を含む切断線対を発生させて切断線対
間に存在する図形以外の図形を削除するようにした。こ
れに代えて、各処理対象領域ＥＡの左右一対の境界線を
含む切断線対を発生させて切断線対間に存在する図形以
外の図形を削除するようにしてもよい。
【００５３】又、上記実施例では３つの子ＣＰＵ１３Ａ
〜１３Ｃを設けたが、２つ又は４つ以上の子ＣＰＵを設
け、各ＣＰＵに処理対象領域を割り当てて独立に並列処
理を行わせるようにしてもよい。
〜１３Ｃを設けたが、２つ又は４つ以上の子ＣＰＵを設
け、各ＣＰＵに処理対象領域を割り当てて独立に並列処
理を行わせるようにしてもよい。
【００５４】
【発明の効果】以上詳述したように、本発明によれば、
複数のＣＰＵに各処理対象領域を割り当てて独立に並列
処理を行うことにより各矩形領域に図形を登録して描画
データを作成しても、回路断線の原因となる図形欠落
や、回路短絡の原因となる図形のオーバーラップの発生
を防止できるとともに、描画データ作成の高速化を図る
ことができる優れた効果がある。
複数のＣＰＵに各処理対象領域を割り当てて独立に並列
処理を行うことにより各矩形領域に図形を登録して描画
データを作成しても、回路断線の原因となる図形欠落
や、回路短絡の原因となる図形のオーバーラップの発生
を防止できるとともに、描画データ作成の高速化を図る
ことができる優れた効果がある。
【図１】一実施例の描画データ作成装置の電気的構成を
示す概略図である。
示す概略図である。
【図２】図形処理部の処理を示すフローチャートであ
る。
る。
【図３】ＬＳＩチップをサブフィールドに分割した状態
を示す図である。
を示す図である。
【図４】サブフィールドへの図形の登録基準を示す図で
ある。
ある。
【図５】一例のマスクパターンデータを示す図である。
【図６】一例のマスクパターンデータを示す図である。
【図７】一実施例の図形登録処理を説明する図である。
【図８】一実施例の図形登録処理を説明する図である。
【図９】図５のマスクパターンデータから作成された描
画データを示す図である。
画データを示す図である。
【図１０】一実施例の図形登録処理を説明する図であ
る。
る。
【図１１】一実施例の図形登録処理を説明する図であ
る。
る。
【図１２】図６のマスクパターンデータから作成された
描画データを示す図である。
描画データを示す図である。
【図１３】サブフィールドに内部及び外部マージンを設
定した状態を示す図である。
定した状態を示す図である。
【図１４】従来の図形処理方法の問題点を説明する図で
ある。
ある。
【図１５】従来の図形処理方法による登録結果を示す図
である。
である。
【図１６】従来の図形登録処理を説明する図である。
【図１７】従来の図形登録処理を説明する図である。
【図１８】従来の図形処理方法により作成された描画デ
ータを示す図である。
ータを示す図である。
【図１９】従来の図形登録処理を説明する図である。
【図２０】従来の図形登録処理を説明する図である。
【図２１】従来の図形処理方法により作成された描画デ
ータを示す図である。
ータを示す図である。
１ ホストＣＰＵ ２ システム制御部 ３ 被処理図形データ入力部 ４ ＬＳＩチップ分割部 ５ 図形データ転送部 ６ 図形データ受信部 ７ データ出力部７ １３Ａ〜１３Ｃ 子ＣＰＵ １４ システム制御部 １５ 図形データ受信部 １６ 図形処理部 １７ 図形データ転送部 ３０〜３４ サブフィールド ＥＡ 処理対象領域 Ｆ１〜Ｆ４６ 図形 Ｌ１〜Ｌ８ 切断線 Ｍ マージン
Claims (2)
- 【請求項１】 集積回路パターンを電子ビーム描画装置
の電磁偏向で描画可能な矩形領域を基準とした多数の処
理対象領域に分割し、各処理対象領域及び当該処理対象
領域に含まれるマスクパターンの図形データを複数のＣ
ＰＵに割り当てて各処理対象領域について独立に図形処
理を施した後、各矩形領域に図形を登録するようにした
電子ビーム描画装置用の描画データ作成方法において、 各矩形領域の境界線を基準として矩形領域の内部及び外
部に所定幅のマージンを設定して外部マージンで囲まれ
る領域を処理対象領域とし、各処理対象領域の対向する
上下一対の境界線をそれぞれ含む切断線対を発生させて
切断線対間に存在する図形以外の図形を削除した後、切
断線対間に存在する図形の各頂点から切断線対に垂直な
分割線を発生させて当該図形を分割し、 各分割図形が矩形領域に完全に包含されているとき、又
は各分割図形が外部マージンよりも内にありかつ内部マ
ージンを含んでそれよりも内にあるときには当該分割図
形をその矩形領域に登録し、各分割図形の一部でも外部
マージンを含んでそれよりも外にありかつ内部マージン
を含んでそれよりも内にあるときには当該分割図形を矩
形領域の境界線で切断した内部の図形をその矩形領域に
登録し、更に、各分割図形が矩形領域の所定の隣接する
境界線対に対応した外部マージンより内にありかつ内部
マージンよりも外にあるときには当該分割図形をその矩
形領域に登録するようにしたことを特徴とする電子ビー
ム描画装置用の描画データ作成方法。 - 【請求項２】 集積回路パターンを電子ビーム描画装置
の電磁偏向で描画可能な矩形領域を基準とした多数の処
理対象領域に分割し、各処理対象領域及び当該処理対象
領域に含まれるマスクパターンの図形データを複数のＣ
ＰＵに割り当てて各処理対象領域について独立に図形処
理を施した後、各矩形領域に図形を登録するようにした
電子ビーム描画装置用の描画データ作成方法において、 各矩形領域の境界線を基準として矩形領域の内部及び外
部に所定幅のマージンを設定して外部マージンで囲まれ
る領域を処理対象領域とし、各処理対象領域の対向する
左右一対の境界線をそれぞれ含む切断線対を発生させて
切断線対間に存在する図形以外の図形を削除した後、切
断線対間に存在する図形の各頂点から切断線対に垂直な
分割線を発生させて当該図形を分割し、 各分割図形が矩形領域に完全に包含されているとき、又
は各分割図形が外部マージンよりも内にありかつ内部マ
ージンを含んでそれよりも内にあるときには当該分割図
形をその矩形領域に登録し、各分割図形の一部でも外部
マージンを含んでそれよりも外にありかつ内部マージン
を含んでそれよりも内にあるときには当該分割図形を矩
形領域の境界線で切断した内部の図形をその矩形領域に
登録し、更に、各分割図形が矩形領域の所定の隣接する
境界線対に対応した外部マージンより内にありかつ内部
マージンよりも外にあるときには当該分割図形をその矩
形領域に登録するようにしたことを特徴とする電子ビー
ム描画装置用の描画データ作成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246791A JPH0697058A (ja) | 1992-09-16 | 1992-09-16 | 電子ビーム描画装置用の描画データ作成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246791A JPH0697058A (ja) | 1992-09-16 | 1992-09-16 | 電子ビーム描画装置用の描画データ作成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697058A true JPH0697058A (ja) | 1994-04-08 |
Family
ID=17153730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4246791A Withdrawn JPH0697058A (ja) | 1992-09-16 | 1992-09-16 | 電子ビーム描画装置用の描画データ作成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697058A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5936642A (en) * | 1996-03-29 | 1999-08-10 | Shinko Electric Industries, Co., Ltd. | Parallel graphic processing system using a network |
| US6008822A (en) * | 1996-03-19 | 1999-12-28 | Shinko Electric Industries, Co., Ltd. | Parallel graphic processing system using a network |
| JP2002124450A (ja) * | 2000-10-17 | 2002-04-26 | Nec Corp | 電子線露光装置用露光マスクデータの作成方法および電子線露光装置用露光マスクならびに露光方法 |
| US7844857B2 (en) | 2006-09-21 | 2010-11-30 | Nuflare Technology, Inc. | Writing data processing control apparatus, writing method, and writing apparatus |
-
1992
- 1992-09-16 JP JP4246791A patent/JPH0697058A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6008822A (en) * | 1996-03-19 | 1999-12-28 | Shinko Electric Industries, Co., Ltd. | Parallel graphic processing system using a network |
| US5936642A (en) * | 1996-03-29 | 1999-08-10 | Shinko Electric Industries, Co., Ltd. | Parallel graphic processing system using a network |
| JP2002124450A (ja) * | 2000-10-17 | 2002-04-26 | Nec Corp | 電子線露光装置用露光マスクデータの作成方法および電子線露光装置用露光マスクならびに露光方法 |
| US7844857B2 (en) | 2006-09-21 | 2010-11-30 | Nuflare Technology, Inc. | Writing data processing control apparatus, writing method, and writing apparatus |
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Legal Events
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|---|---|---|---|
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