JPH0653519A - 半導体不揮発性メモリおよびその製造方法 - Google Patents
半導体不揮発性メモリおよびその製造方法Info
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- JPH0653519A JPH0653519A JP21964392A JP21964392A JPH0653519A JP H0653519 A JPH0653519 A JP H0653519A JP 21964392 A JP21964392 A JP 21964392A JP 21964392 A JP21964392 A JP 21964392A JP H0653519 A JPH0653519 A JP H0653519A
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- Formation Of Insulating Films (AREA)
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Abstract
(57)【要約】
【構成】 素子領域内におけるメモリーゲート電極膜９
のパターン寸法の大きさは、少なくともその下に設ける
メモリー窒化膜５よりも小さくする構造の半導体不揮発
性メモリ、およびその製造方法。 【効果】 メモリーゲート電極膜が、メモリー窒化膜か
らはみ出して、周辺回路を構成するＭＯＳトランジスタ
のゲート絶縁膜上に形成されることはない。この結果、
読みだし動作が安定な半導体不揮発性メモリが得られ
る。
のパターン寸法の大きさは、少なくともその下に設ける
メモリー窒化膜５よりも小さくする構造の半導体不揮発
性メモリ、およびその製造方法。 【効果】 メモリーゲート電極膜が、メモリー窒化膜か
らはみ出して、周辺回路を構成するＭＯＳトランジスタ
のゲート絶縁膜上に形成されることはない。この結果、
読みだし動作が安定な半導体不揮発性メモリが得られ
る。
Description
【０００１】
【産業上の利用分野】本発明は、メモリーゲート電極−
トップ酸化膜−メモリー窒化膜−トンネル酸化膜−半導
体基板構造からなるＭＯＮＯＳ構造の半導体不揮発性メ
モリの構成、およびその製造方法に関するものである。
トップ酸化膜−メモリー窒化膜−トンネル酸化膜−半導
体基板構造からなるＭＯＮＯＳ構造の半導体不揮発性メ
モリの構成、およびその製造方法に関するものである。
【０００２】
【従来の技術】ＭＯＮＯＳ構造の半導体不揮発性メモリ
（以下ＭＯＮＯＳメモリと記載する）は信頼性が高く、
また非常に多数回の書換えが可能であるため、最近特に
注目を集めている。
（以下ＭＯＮＯＳメモリと記載する）は信頼性が高く、
また非常に多数回の書換えが可能であるため、最近特に
注目を集めている。
【０００３】このＭＯＮＯＳメモリは、半導体基板とト
ンネル酸化膜とメモリー窒化膜とトップ酸化膜とメモリ
ーゲート電極膜とからなる。従来のＭＯＮＯＳメモリ
は、すくなくとも素子領域内においては、トップ酸化膜
と、メモリー窒化膜と、トンネル酸化膜と、メモリーゲ
ート電極膜とは、同一の大きさのパターン寸法で形成し
ている。
ンネル酸化膜とメモリー窒化膜とトップ酸化膜とメモリ
ーゲート電極膜とからなる。従来のＭＯＮＯＳメモリ
は、すくなくとも素子領域内においては、トップ酸化膜
と、メモリー窒化膜と、トンネル酸化膜と、メモリーゲ
ート電極膜とは、同一の大きさのパターン寸法で形成し
ている。
【０００４】以下図面を用いて従来例におけるＭＯＮＯ
Ｓメモリの構成を説明する。図１０は従来例のＭＯＮＯ
Ｓメモリの構成を示す断面図である。ただし図１０にお
いては、素子領域内のＭＯＮＯＳメモリのゲート付近
と、周辺回路を構成するＭＯＳトランジスタのゲート付
近のみを示したものであり、金属配線との接続部分など
については、詳細な説明を省略する。
Ｓメモリの構成を説明する。図１０は従来例のＭＯＮＯ
Ｓメモリの構成を示す断面図である。ただし図１０にお
いては、素子領域内のＭＯＮＯＳメモリのゲート付近
と、周辺回路を構成するＭＯＳトランジスタのゲート付
近のみを示したものであり、金属配線との接続部分など
については、詳細な説明を省略する。
【０００５】図１０に示すように、半導体基板１の上
に、ＭＯＮＯＳメモリとして、同一の大きさのパターン
寸法を有するトンネル酸化膜３と、メモリー窒化膜５
と、トップ酸化膜７と、メモリーゲート電極膜９とを有
する。さらにＭＯＮＯＳメモリ領域以外の半導体基板１
の表面に、周辺回路を構成するＭＯＳトランジスタのゲ
ート酸化膜１１を有し、さらにこのゲート酸化膜１１の
上に、ＭＯＳトランジスタのゲート電極膜１３を設けて
いる。
に、ＭＯＮＯＳメモリとして、同一の大きさのパターン
寸法を有するトンネル酸化膜３と、メモリー窒化膜５
と、トップ酸化膜７と、メモリーゲート電極膜９とを有
する。さらにＭＯＮＯＳメモリ領域以外の半導体基板１
の表面に、周辺回路を構成するＭＯＳトランジスタのゲ
ート酸化膜１１を有し、さらにこのゲート酸化膜１１の
上に、ＭＯＳトランジスタのゲート電極膜１３を設けて
いる。
【０００６】メモリーゲート電極膜９とＭＯＳトランジ
スタのゲート電極膜１３とは、同一工程で形成すること
もできるし、また別々の工程で形成することもできる。
周辺回路のＭＯＳトランジスタの特性を阻害しないよう
にするためには、これらのメモリーゲート電極膜９とＭ
ＯＳトランジスタのゲート電極膜１３とは、同一工程で
形成することが一般的である。以下図面を用いて従来例
におけるＭＯＮＯＳメモリの製造方法を説明する。
スタのゲート電極膜１３とは、同一工程で形成すること
もできるし、また別々の工程で形成することもできる。
周辺回路のＭＯＳトランジスタの特性を阻害しないよう
にするためには、これらのメモリーゲート電極膜９とＭ
ＯＳトランジスタのゲート電極膜１３とは、同一工程で
形成することが一般的である。以下図面を用いて従来例
におけるＭＯＮＯＳメモリの製造方法を説明する。
【０００７】図１１〜図１７は従来のＭＯＮＯＳメモリ
を搭載した半導体装置の製造方法を工程順に示す断面図
である。ただし図１１〜図１７は、素子分離領域形成後
からゲート電極形成の工程までを示したものであり、そ
の前後の工程については、詳細な説明を省略する。
を搭載した半導体装置の製造方法を工程順に示す断面図
である。ただし図１１〜図１７は、素子分離領域形成後
からゲート電極形成の工程までを示したものであり、そ
の前後の工程については、詳細な説明を省略する。
【０００８】まず図１１に示すように、半導体基板１の
表面を熱酸化処理して、トンネル酸化膜３を形成する。
表面を熱酸化処理して、トンネル酸化膜３を形成する。
【０００９】次に図１２に示すように、このトンネル酸
化膜３の上にメモリー窒化膜５を形成する。
化膜３の上にメモリー窒化膜５を形成する。
【００１０】次に図１３に示すように、このメモリー窒
化膜５を熱酸化処理して、メモリー窒化膜５上にトップ
酸化膜７を形成する。
化膜５を熱酸化処理して、メモリー窒化膜５上にトップ
酸化膜７を形成する。
【００１１】次に図１４に示すように、レジスト４を用
いて、トップ酸化膜７を選択的にエッチング除去し、引
き続いてメモリー窒化膜５とトンネル酸化膜３とをエッ
チングして、選択的に除去する。
いて、トップ酸化膜７を選択的にエッチング除去し、引
き続いてメモリー窒化膜５とトンネル酸化膜３とをエッ
チングして、選択的に除去する。
【００１２】次にレジスト４を除去した後、図１５に示
すように、半導体基板１を熱酸化処理して、周辺回路用
のＭＯＳトランジスタのゲート酸化膜１１を形成する。
すように、半導体基板１を熱酸化処理して、周辺回路用
のＭＯＳトランジスタのゲート酸化膜１１を形成する。
【００１３】次に図１６に示すように、これらの膜の上
の全面に多結晶シリコンからなるゲート電極膜材料１５
を形成する。
の全面に多結晶シリコンからなるゲート電極膜材料１５
を形成する。
【００１４】次に図１７に示すように、このゲート電極
膜材料１５を、レジスト４を用いて選択的にエッチング
除去し、トップ酸化膜７やメモリー窒化膜５やトンネル
酸化膜３などと同一の大きさのメモリーゲート電極膜９
を形成する。これと同時に、周辺回路を構成するＭＯＳ
トランジスタのゲート電極膜１３も形成する。
膜材料１５を、レジスト４を用いて選択的にエッチング
除去し、トップ酸化膜７やメモリー窒化膜５やトンネル
酸化膜３などと同一の大きさのメモリーゲート電極膜９
を形成する。これと同時に、周辺回路を構成するＭＯＳ
トランジスタのゲート電極膜１３も形成する。
【００１５】この後の工程は、ＭＯＮＯＳメモリを搭載
しない半導体装置の製造工程と同様である。
しない半導体装置の製造工程と同様である。
【００１６】
【発明が解決しようとする課題】前述の図１０から図１
７を用いて説明したような従来のＭＯＮＯＳメモリとそ
の製造方法においては、メモリーゲート電極膜９とその
下の構成膜、すなわちトップ酸化膜７とメモリー窒化膜
５とトンネル酸化膜３とは、同一の大きさのパターン寸
法を有しているにもかかわらず、自己整合によって形成
しているわけではない。このために、メモリーゲート電
極膜９が、その下の構成膜に対して少しずれた位置に形
成される。
７を用いて説明したような従来のＭＯＮＯＳメモリとそ
の製造方法においては、メモリーゲート電極膜９とその
下の構成膜、すなわちトップ酸化膜７とメモリー窒化膜
５とトンネル酸化膜３とは、同一の大きさのパターン寸
法を有しているにもかかわらず、自己整合によって形成
しているわけではない。このために、メモリーゲート電
極膜９が、その下の構成膜に対して少しずれた位置に形
成される。
【００１７】すなわちメモリーゲート電極膜９の位置
が、ずれて形成されることによって、ＭＯＳトランジス
タのゲート絶縁膜１１上に、メモリーゲート電極膜９が
形成される。
が、ずれて形成されることによって、ＭＯＳトランジス
タのゲート絶縁膜１１上に、メモリーゲート電極膜９が
形成される。
【００１８】このためＭＯＮＯＳメモリのソース側か、
あるいはドレイン側に、周辺回路を構成するＭＯＳトラ
ンジスタと同様の構造が形成されることになる。そのた
め位置ずれしたメモリーゲート電極膜９とＭＯＳトラン
ジスタのゲート酸化膜１１領域とがオフセットゲートと
なって、ＭＯＮＯＳメモリの読みだし動作が不確実にな
るという問題点がある。
あるいはドレイン側に、周辺回路を構成するＭＯＳトラ
ンジスタと同様の構造が形成されることになる。そのた
め位置ずれしたメモリーゲート電極膜９とＭＯＳトラン
ジスタのゲート酸化膜１１領域とがオフセットゲートと
なって、ＭＯＮＯＳメモリの読みだし動作が不確実にな
るという問題点がある。
【００１９】本発明の目的は、上記課題点を解決し、読
みだし動作の確実なＭＯＮＯＳメモリ構造と、このＭＯ
ＮＯＳメモリを形成するための製造方法とを提供するこ
とである。
みだし動作の確実なＭＯＮＯＳメモリ構造と、このＭＯ
ＮＯＳメモリを形成するための製造方法とを提供するこ
とである。
【００２０】
【課題を解決するための手段】上記目的を達成するた
め、本発明は下記記載の構造と方法とを採用する。
め、本発明は下記記載の構造と方法とを採用する。
【００２１】本発明のＭＯＮＯＳメモリは、少なくとも
素子領域内におけるメモリーゲート電極膜は、素子領域
内におけるメモリー窒化膜のパターン寸法よりも小さい
ことを特徴とする。
素子領域内におけるメモリーゲート電極膜は、素子領域
内におけるメモリー窒化膜のパターン寸法よりも小さい
ことを特徴とする。
【００２２】本発明におけるＭＯＮＯＳメモリの製造方
法は、半導体基板の表面を熱酸化してトンネル酸化膜を
形成する工程と、このトンネル酸化膜上にメモリー窒化
膜を形成する工程と、このメモリー窒化膜を熱酸化して
トップ酸化膜を形成する工程と、これらのトップ酸化膜
とメモリー窒化膜とトンネル酸化膜とを選択的に除去し
て半導体基板表面を露出させる工程と、この露出させた
半導体基板表面を熱酸化してゲート酸化膜を形成する工
程と、このゲート酸化膜を形成した半導体基板上にゲー
ト電極膜材料を形成する工程と、このゲート電極膜材料
を、少なくとも素子領域内のトップ酸化膜の上において
は、このトップ酸化膜よりも小さなパターン寸法で選択
的に除去してメモリーゲート電極膜を形成する工程とを
備えることを特徴とする。
法は、半導体基板の表面を熱酸化してトンネル酸化膜を
形成する工程と、このトンネル酸化膜上にメモリー窒化
膜を形成する工程と、このメモリー窒化膜を熱酸化して
トップ酸化膜を形成する工程と、これらのトップ酸化膜
とメモリー窒化膜とトンネル酸化膜とを選択的に除去し
て半導体基板表面を露出させる工程と、この露出させた
半導体基板表面を熱酸化してゲート酸化膜を形成する工
程と、このゲート酸化膜を形成した半導体基板上にゲー
ト電極膜材料を形成する工程と、このゲート電極膜材料
を、少なくとも素子領域内のトップ酸化膜の上において
は、このトップ酸化膜よりも小さなパターン寸法で選択
的に除去してメモリーゲート電極膜を形成する工程とを
備えることを特徴とする。
【００２３】
【作用】ゲート電極膜材料を選択的に除去して所望の形
状に加工する場合、通常はまずレジストを露光、現像処
理して、このレジストにマスクパターンを転写する。そ
の後、このレジストをエッチングマスクとして用いて、
ゲート電極膜材料をエッチングするという方法がとられ
る。
状に加工する場合、通常はまずレジストを露光、現像処
理して、このレジストにマスクパターンを転写する。そ
の後、このレジストをエッチングマスクとして用いて、
ゲート電極膜材料をエッチングするという方法がとられ
る。
【００２４】レジストへのマスクパターンの転写には、
ステッパなどのアライメント装置が用いられるが、この
ようなアライメント装置には必ず合わせズレが存在す
る。このため、下地の膜と全く同一の大きさのパターン
を同一の位置に形成することは不可能である。
ステッパなどのアライメント装置が用いられるが、この
ようなアライメント装置には必ず合わせズレが存在す
る。このため、下地の膜と全く同一の大きさのパターン
を同一の位置に形成することは不可能である。
【００２５】そこでアライメント装置の合わせズレの分
だけ、あらかじめ見込んで下地の膜を大きくしておけ
ば、上部のパターンが下地の膜の位置から外れてしまう
ことはなくなるのである。
だけ、あらかじめ見込んで下地の膜を大きくしておけ
ば、上部のパターンが下地の膜の位置から外れてしまう
ことはなくなるのである。
【００２６】本発明においては、ゲート電極膜材料を加
工する際の下地の膜は、第１にはトップ酸化膜である。
そのためこのトップ酸化膜よりも、レジストのパターン
寸法を小さくして、ゲート電極膜材料を選択的にエッチ
ング除去している。
工する際の下地の膜は、第１にはトップ酸化膜である。
そのためこのトップ酸化膜よりも、レジストのパターン
寸法を小さくして、ゲート電極膜材料を選択的にエッチ
ング除去している。
【００２７】しかし、このトップ酸化膜は、５ｎｍ程度
の膜厚しかないため、ゲート電極膜材料をエッチングす
る際のオーバーエッチングなどにより、メモリーゲート
電極膜と同一の大きさにエッチングされてしまう。
の膜厚しかないため、ゲート電極膜材料をエッチングす
る際のオーバーエッチングなどにより、メモリーゲート
電極膜と同一の大きさにエッチングされてしまう。
【００２８】そのため最終的な形状は、トンネル酸化膜
とメモリー窒化膜とが同一の大きさになり、トップ酸化
膜とゲート電極膜とがこれらのトンネル酸化膜とメモリ
ー窒化膜とのパターン寸法よりも少し小さくなる。
とメモリー窒化膜とが同一の大きさになり、トップ酸化
膜とゲート電極膜とがこれらのトンネル酸化膜とメモリ
ー窒化膜とのパターン寸法よりも少し小さくなる。
【００２９】そこで本発明のＭＯＮＯＳメモリの構成に
おいては、メモリーゲート電極膜のパターン寸法の大き
さが、少なくともメモリー窒化膜よりも小さくなるよう
にしているのである。
おいては、メモリーゲート電極膜のパターン寸法の大き
さが、少なくともメモリー窒化膜よりも小さくなるよう
にしているのである。
【００３０】
【実施例】以下図面により本発明の一実施例を詳述す
る。図１は本発明のＭＯＮＯＳメモリの構成を示す断面
図である。ただし図１は、素子領域内のＭＯＮＯＳメモ
リのゲート付近と、周辺回路を構成するＭＯＳトランジ
スタのゲート付近のみを示したものであり、金属配線と
の接続部分などについては、詳細な説明を省略する。
る。図１は本発明のＭＯＮＯＳメモリの構成を示す断面
図である。ただし図１は、素子領域内のＭＯＮＯＳメモ
リのゲート付近と、周辺回路を構成するＭＯＳトランジ
スタのゲート付近のみを示したものであり、金属配線と
の接続部分などについては、詳細な説明を省略する。
【００３１】まずはじめに図１を用いて本発明の半導体
不揮発性メモリの構成を説明する。図１に示すように、
半導体基板１の上に、同一の大きさのパターン寸法を有
するトンネル酸化膜３と、メモリー窒化膜５とを有す
る。
不揮発性メモリの構成を説明する。図１に示すように、
半導体基板１の上に、同一の大きさのパターン寸法を有
するトンネル酸化膜３と、メモリー窒化膜５とを有す
る。
【００３２】さらにその上に、これらトンネル酸化膜３
とメモリー窒化膜５よりも小さなパターン寸法を有する
トップ酸化膜７と、メモリーゲート電極膜９とを設け
る。
とメモリー窒化膜５よりも小さなパターン寸法を有する
トップ酸化膜７と、メモリーゲート電極膜９とを設け
る。
【００３３】さらにこれらのトンネル酸化膜３とメモリ
ー窒化膜５の形成領域以外の半導体基板１の表面に、周
辺回路を構成するＭＯＳトランジスタのゲート酸化膜１
１を設ける。さらにこのＭＯＳトランジスタのゲート酸
化膜１１の上に、ＭＯＳトランジスタのゲート電極膜１
３を設けている。
ー窒化膜５の形成領域以外の半導体基板１の表面に、周
辺回路を構成するＭＯＳトランジスタのゲート酸化膜１
１を設ける。さらにこのＭＯＳトランジスタのゲート酸
化膜１１の上に、ＭＯＳトランジスタのゲート電極膜１
３を設けている。
【００３４】図１において、トンネル酸化膜３とメモリ
ー窒化膜５とのパターン寸法の大きさに対し、トップ酸
化膜７とメモリーゲート電極膜９とを、どの程度小さく
すればよいかは、メモリーゲート電極膜９の上にレジス
トパターンを形成する際に使用するアライメント装置の
合わせ精度に依存する。
ー窒化膜５とのパターン寸法の大きさに対し、トップ酸
化膜７とメモリーゲート電極膜９とを、どの程度小さく
すればよいかは、メモリーゲート電極膜９の上にレジス
トパターンを形成する際に使用するアライメント装置の
合わせ精度に依存する。
【００３５】現状のアライメント装置においては、合わ
せズレ量を０．１μｍ程度は見込む必要がある。
せズレ量を０．１μｍ程度は見込む必要がある。
【００３６】したがって、トップ酸化膜７とメモリーゲ
ート電極膜９とのパターン寸法の大きさは、その下のト
ンネル酸化膜３とメモリー窒化膜５とに比べて、少なく
とも０．２μｍ程度は小さくする必要がある。
ート電極膜９とのパターン寸法の大きさは、その下のト
ンネル酸化膜３とメモリー窒化膜５とに比べて、少なく
とも０．２μｍ程度は小さくする必要がある。
【００３７】次に図面を用いて本発明におけるＭＯＮＯ
Ｓメモリの製造方法の一実施例を詳しく説明する。図２
〜図９は本発明におけるＭＯＮＯＳメモリの製造方法を
工程順に示す断面図である。ただしこれらの図面は、図
１と同じように、素子領域内のＭＯＮＯＳメモリのゲー
ト付近と、周辺回路を構成するＭＯＳトランジスタのゲ
ート付近のみを示したものであり、金属配線との接続部
分などについては、詳細な説明を省略してあり、またさ
らに素子分離領域形成後からゲート電極形成までの工程
を示している。
Ｓメモリの製造方法の一実施例を詳しく説明する。図２
〜図９は本発明におけるＭＯＮＯＳメモリの製造方法を
工程順に示す断面図である。ただしこれらの図面は、図
１と同じように、素子領域内のＭＯＮＯＳメモリのゲー
ト付近と、周辺回路を構成するＭＯＳトランジスタのゲ
ート付近のみを示したものであり、金属配線との接続部
分などについては、詳細な説明を省略してあり、またさ
らに素子分離領域形成後からゲート電極形成までの工程
を示している。
【００３８】まず図２に示すように、半導体基板１を熱
酸化処理して、膜厚が２ｎｍ程度のトンネル酸化膜３を
半導体基板１表面に形成する。
酸化処理して、膜厚が２ｎｍ程度のトンネル酸化膜３を
半導体基板１表面に形成する。
【００３９】次に図３に示すように、このトンネル酸化
膜３の上に、膜厚が１０ｎｍ程度のシリコン窒化膜から
なるメモリー窒化膜５を、化学気相成長装置を用いて形
成する。
膜３の上に、膜厚が１０ｎｍ程度のシリコン窒化膜から
なるメモリー窒化膜５を、化学気相成長装置を用いて形
成する。
【００４０】次に図４に示すように、このメモリー窒化
膜５を熱酸化処理して、５ｎｍの膜厚を有するトップ酸
化膜７を形成する。
膜５を熱酸化処理して、５ｎｍの膜厚を有するトップ酸
化膜７を形成する。
【００４１】次に図５に示すように、露光、現像処理に
より形成したレジスト４を用いて、このトップ酸化膜７
を選択的にエッチング除去し、引き続いてメモリー窒化
膜５とトンネル酸化膜３とを選択的にエッチング除去す
る。
より形成したレジスト４を用いて、このトップ酸化膜７
を選択的にエッチング除去し、引き続いてメモリー窒化
膜５とトンネル酸化膜３とを選択的にエッチング除去す
る。
【００４２】次にレジスト４を除去した後、図６に示す
ように、半導体基板１を熱酸化処理し、膜厚が２５ｎｍ
程度の周辺回路用のＭＯＳトランジスタのゲート酸化膜
１１を形成する。
ように、半導体基板１を熱酸化処理し、膜厚が２５ｎｍ
程度の周辺回路用のＭＯＳトランジスタのゲート酸化膜
１１を形成する。
【００４３】次に図７に示すように、これらの膜の上の
全面に多結晶シリコンからなるゲート電極膜材料１５
を、膜厚４００ｎｍ程度で、化学気相成長装置を用いて
形成する。
全面に多結晶シリコンからなるゲート電極膜材料１５
を、膜厚４００ｎｍ程度で、化学気相成長装置を用いて
形成する。
【００４４】次に図８に示すように、このゲート電極膜
材料１５の上に、レジスト４のパターンを、露光、現像
処理により形成する。そのとき、レジスト４のパターン
寸法は、トップ酸化膜７とメモリー窒化膜５とトンネル
酸化膜３とのパターン寸法よりも小さいパターン寸法で
形成する。なお周辺回路用のＭＯＳトランジスタのゲー
ト酸化膜１１の上部には、周辺回路としての所定の大き
さのパターン寸法を備えるレジスト４を形成する。
材料１５の上に、レジスト４のパターンを、露光、現像
処理により形成する。そのとき、レジスト４のパターン
寸法は、トップ酸化膜７とメモリー窒化膜５とトンネル
酸化膜３とのパターン寸法よりも小さいパターン寸法で
形成する。なお周辺回路用のＭＯＳトランジスタのゲー
ト酸化膜１１の上部には、周辺回路としての所定の大き
さのパターン寸法を備えるレジスト４を形成する。
【００４５】次に図９に示すように、このレジスト４を
エッチングマスクとして用いて、ゲート電極膜材料１５
をエッチングし、メモリーゲート電極膜９と、周辺回路
を構成するＭＯＳトランジスタのゲート電極膜１３とを
形成する。その際、トップ酸化膜７のうち、メモリーゲ
ート電極膜９からはみ出ている部分は、メモリーゲート
電極膜９と一緒にエッチングされる。これは現状のエッ
チング装置が有する、エッチング均一性や、エッチング
選択比などの性能によるものである。
エッチングマスクとして用いて、ゲート電極膜材料１５
をエッチングし、メモリーゲート電極膜９と、周辺回路
を構成するＭＯＳトランジスタのゲート電極膜１３とを
形成する。その際、トップ酸化膜７のうち、メモリーゲ
ート電極膜９からはみ出ている部分は、メモリーゲート
電極膜９と一緒にエッチングされる。これは現状のエッ
チング装置が有する、エッチング均一性や、エッチング
選択比などの性能によるものである。
【００４６】この後の工程は、ＭＯＮＯＳメモリを搭載
しない半導体装置の製造工程と同様な製造工程を行えば
良い。
しない半導体装置の製造工程と同様な製造工程を行えば
良い。
【００４７】以上のような製造方法により、本発明のＭ
ＯＮＯＳメモリを製造することができる。
ＯＮＯＳメモリを製造することができる。
【００４８】なお本発明の説明においては、図１に示す
ように、トップ酸化膜７とメモリーゲート電極膜９との
大きさを同一とした。しかしながら、上記の図２から図
９を用いて説明した製造方法の記載から明らかなよう
に、これは現状のエッチング装置の性能により結果的に
同一になっているのであって、将来エッチング装置の性
能が向上して、メモリーゲート電極膜９を形成する際
に、トップ酸化膜７がエッチングされることなしに、メ
モリー窒化膜５やトンネル酸化膜３と同一の大きさのま
までＭＯＮＯＳメモリの形成が行われることになったと
しても、なんら差し支えない。
ように、トップ酸化膜７とメモリーゲート電極膜９との
大きさを同一とした。しかしながら、上記の図２から図
９を用いて説明した製造方法の記載から明らかなよう
に、これは現状のエッチング装置の性能により結果的に
同一になっているのであって、将来エッチング装置の性
能が向上して、メモリーゲート電極膜９を形成する際
に、トップ酸化膜７がエッチングされることなしに、メ
モリー窒化膜５やトンネル酸化膜３と同一の大きさのま
までＭＯＮＯＳメモリの形成が行われることになったと
しても、なんら差し支えない。
【００４９】
【発明の効果】以上の説明のように、ＭＯＮＯＳメモリ
のメモリーゲート電極膜の大きさを、少なくともその下
のメモリー窒化膜よりも小さくすることにより、アライ
メント装置の合わせズレによってメモリーゲート電極膜
が、その下の構成膜からずれた位置に形成されることが
なくなる。これにより読みだし動作の確実なＭＯＮＯＳ
メモリを提供することが可能となり、信頼性が高く、さ
らに非常に多数回の書き換えが可能な半導体不揮発性メ
モリが得られる。
のメモリーゲート電極膜の大きさを、少なくともその下
のメモリー窒化膜よりも小さくすることにより、アライ
メント装置の合わせズレによってメモリーゲート電極膜
が、その下の構成膜からずれた位置に形成されることが
なくなる。これにより読みだし動作の確実なＭＯＮＯＳ
メモリを提供することが可能となり、信頼性が高く、さ
らに非常に多数回の書き換えが可能な半導体不揮発性メ
モリが得られる。
【図１】本発明の一実施例におけるＭＯＮＯＳメモリを
示す断面図である。
示す断面図である。
【図２】本発明の一実施例におけるＭＯＮＯＳメモリの
製造方法を示す断面図である。
製造方法を示す断面図である。
【図３】本発明の一実施例におけるＭＯＮＯＳメモリの
製造方法を示す断面図である。
製造方法を示す断面図である。
【図４】本発明の一実施例におけるＭＯＮＯＳメモリの
製造方法を示す断面図である。
製造方法を示す断面図である。
【図５】本発明の一実施例におけるＭＯＮＯＳメモリの
製造方法を示す断面図である。
製造方法を示す断面図である。
【図６】本発明の一実施例におけるＭＯＮＯＳメモリの
製造方法を示す断面図である。
製造方法を示す断面図である。
【図７】本発明の一実施例におけるＭＯＮＯＳメモリの
製造方法を示す断面図である。
製造方法を示す断面図である。
【図８】本発明の一実施例におけるＭＯＮＯＳメモリの
製造方法を示す断面図である。
製造方法を示す断面図である。
【図９】本発明の一実施例におけるＭＯＮＯＳメモリの
製造方法を示す断面図である。
製造方法を示す断面図である。
【図１０】従来例におけるＭＯＮＯＳメモリを示す断面
図である。
図である。
【図１１】従来例におけるＭＯＮＯＳメモリの製造方法
を示す断面図である。
を示す断面図である。
【図１２】従来例におけるＭＯＮＯＳメモリの製造方法
を示す断面図である。
を示す断面図である。
【図１３】従来例におけるＭＯＮＯＳメモリの製造方法
を示す断面図である。
を示す断面図である。
【図１４】従来例におけるＭＯＮＯＳメモリの製造方法
を示す断面図である。
を示す断面図である。
【図１５】従来例におけるＭＯＮＯＳメモリの製造方法
を示す断面図である。
を示す断面図である。
【図１６】従来例におけるＭＯＮＯＳメモリの製造方法
を示す断面図である。
を示す断面図である。
【図１７】従来例におけるＭＯＮＯＳメモリの製造方法
を示す断面図である。
を示す断面図である。
１ 半導体基板 ３ トンネル酸化膜 ５ メモリー窒化膜 ７ トップ酸化膜 ９ メモリーゲート電極膜 １１ ＭＯＳトランジスタのゲート酸化膜 １３ ＭＯＳトランジスタのゲート電極膜
Claims (2)
- 【請求項１】 半導体基板と、トンネル酸化膜と、メモ
リー窒化膜と、トップ酸化膜と、メモリーゲート電極膜
とからなるＭＯＮＯＳ構造の半導体不揮発性メモリであ
って、少なくとも素子領域内におけるメモリーゲート電
極膜は、素子領域内におけるメモリー窒化膜よりも小さ
いことを特徴とする半導体不揮発性メモリ。 - 【請求項２】 半導体基板表面を熱酸化してトンネル酸
化膜を形成する工程と、トンネル酸化膜上にメモリー窒
化膜を形成する工程と、メモリー窒化膜を熱酸化してト
ップ酸化膜を形成する工程と、トップ酸化膜とメモリー
窒化膜とトンネル酸化膜とを選択的に除去して半導体基
板表面を露出させる工程と、露出させた半導体基板表面
を熱酸化してゲート酸化膜を形成する工程と、ゲート酸
化膜を形成した半導体基板上にゲート電極膜材料を形成
する工程と、ゲート電極膜材料を、少なくとも素子領域
内においては、選択的に除去したメモリー窒化膜よりも
小さくなるよう選択的に除去してメモリーゲート電極を
形成する工程とを備えることを特徴とする半導体不揮発
性メモリの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21964392A JPH0653519A (ja) | 1992-07-28 | 1992-07-28 | 半導体不揮発性メモリおよびその製造方法 |
| PCT/JP1993/000722 WO1993024959A1 (fr) | 1992-05-29 | 1993-05-28 | Memoire remanente a semi-conducteurs, dispositif a semi-conducteurs, et son procede de fabrication |
| DE69322487T DE69322487T2 (de) | 1992-05-29 | 1993-05-28 | Verfahren zur herstellung einer nichtflüchtigen halbleiterspeicheranordnung |
| EP93910414A EP0597124B1 (en) | 1992-05-29 | 1993-05-28 | Method of fabricating a semiconductor nonvolatile storage device |
| US08/182,003 US5496753A (en) | 1992-05-29 | 1993-05-28 | Method of fabricating a semiconductor nonvolatile storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21964392A JPH0653519A (ja) | 1992-07-28 | 1992-07-28 | 半導体不揮発性メモリおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653519A true JPH0653519A (ja) | 1994-02-25 |
Family
ID=16738746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21964392A Pending JPH0653519A (ja) | 1992-05-29 | 1992-07-28 | 半導体不揮発性メモリおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653519A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414211B1 (ko) * | 2001-03-17 | 2004-01-07 | 삼성전자주식회사 | 모노스 게이트 구조를 갖는 비휘발성 메모리소자 및 그제조방법 |
| KR100437453B1 (ko) * | 2002-05-23 | 2004-06-23 | 삼성전자주식회사 | 소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리 소자및 그 제조방법 |
-
1992
- 1992-07-28 JP JP21964392A patent/JPH0653519A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414211B1 (ko) * | 2001-03-17 | 2004-01-07 | 삼성전자주식회사 | 모노스 게이트 구조를 갖는 비휘발성 메모리소자 및 그제조방법 |
| KR100437453B1 (ko) * | 2002-05-23 | 2004-06-23 | 삼성전자주식회사 | 소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리 소자및 그 제조방법 |
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