JPH0697191A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0697191A JPH0697191A JP24776392A JP24776392A JPH0697191A JP H0697191 A JPH0697191 A JP H0697191A JP 24776392 A JP24776392 A JP 24776392A JP 24776392 A JP24776392 A JP 24776392A JP H0697191 A JPH0697191 A JP H0697191A
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- polycide
- silicon oxide
- silicide
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Abstract
(57)【要約】 （修正有）
【目的】本発明は、シリサイド膜又はポリサイド膜上に
ＣＶＤシリコン酸化膜を形成する半導体装置の製造方法
に関し、高い温度を加えて行うＣＶＤによりポリサイド
膜上に形成された絶縁膜の白濁を防止することができる
半導体装置の製造方法の提供を目的とする。 【構成】基体上にシリサイド膜２７又はポリサイド膜２
８を形成する工程と、前記シリサイド膜又はポリサイド
膜をパターニングする工程と、前記パターニングされた
シリサイド膜又はポリサイド膜を加熱処理する工程と、
イオン注入を行う工程と、化学気相成長により絶縁膜２
９を形成し、前記パターニングされたシリサイド膜又は
ポリサイド膜を被覆する工程とを含み構成する。
ＣＶＤシリコン酸化膜を形成する半導体装置の製造方法
に関し、高い温度を加えて行うＣＶＤによりポリサイド
膜上に形成された絶縁膜の白濁を防止することができる
半導体装置の製造方法の提供を目的とする。 【構成】基体上にシリサイド膜２７又はポリサイド膜２
８を形成する工程と、前記シリサイド膜又はポリサイド
膜をパターニングする工程と、前記パターニングされた
シリサイド膜又はポリサイド膜を加熱処理する工程と、
イオン注入を行う工程と、化学気相成長により絶縁膜２
９を形成し、前記パターニングされたシリサイド膜又は
ポリサイド膜を被覆する工程とを含み構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、更に詳しく言えば、シリサイド膜又はポリサイド
膜上にＣＶＤシリコン酸化膜を形成する半導体装置の製
造方法に関する。
関し、更に詳しく言えば、シリサイド膜又はポリサイド
膜上にＣＶＤシリコン酸化膜を形成する半導体装置の製
造方法に関する。
【０００２】
【従来の技術】近年、半導体装置においては、高温処理
に適したポリシリコンからなるゲート電極や配線層が用
いられており、これらの配線層等の低抵抗化が要求され
ている。このため、ポリシリコン膜上に高融点金属シリ
サイド膜等を形成したポリサイド膜が採用されている。
に適したポリシリコンからなるゲート電極や配線層が用
いられており、これらの配線層等の低抵抗化が要求され
ている。このため、ポリシリコン膜上に高融点金属シリ
サイド膜等を形成したポリサイド膜が採用されている。
【０００３】このポリサイド膜を素子に適用する場合、
ポリサイド膜上に直接高温ＣＶＤシリコン酸化膜を形成
したり、又はポリサイド膜をパターニングした後、高温
ＣＶＤシリコン酸化膜で被覆して、配線層等の絶縁を行
っている。また、高温ＣＶＤシリコン酸化膜によりゲー
ト電極の側壁にサイドウオールを形成している。
ポリサイド膜上に直接高温ＣＶＤシリコン酸化膜を形成
したり、又はポリサイド膜をパターニングした後、高温
ＣＶＤシリコン酸化膜で被覆して、配線層等の絶縁を行
っている。また、高温ＣＶＤシリコン酸化膜によりゲー
ト電極の側壁にサイドウオールを形成している。
【０００４】図６（ａ）〜（ｄ），図７（ａ），（ｂ）
は、従来例のゲート電極の側壁にサイドウオールを形成
する方法を含む絶縁ゲート型電界効果トランジスタ（以
下、ＭＯＳＴと称する。）の作成方法について説明する
断面図である。
は、従来例のゲート電極の側壁にサイドウオールを形成
する方法を含む絶縁ゲート型電界効果トランジスタ（以
下、ＭＯＳＴと称する。）の作成方法について説明する
断面図である。
【０００５】まず、図６（ａ）に示すように、半導体基
板３の素子分離領域１となる領域に選択酸化によりとフ
ィールド絶縁膜４を形成する。フィールド絶縁膜４で囲
まれた領域が素子形成領域２となる。
板３の素子分離領域１となる領域に選択酸化によりとフ
ィールド絶縁膜４を形成する。フィールド絶縁膜４で囲
まれた領域が素子形成領域２となる。
【０００６】次いで、素子形成領域２の半導体基板３上
にゲート絶縁膜５を形成した後、ポリシリコン膜６／タ
ングステンシリサイド膜７からなるポリサイド膜８を形
成する。続いて、リンをイオン注入した後、緻密性を高
めるため８００℃の高い温度条件で化学気相成長（以
下、ＣＶＤと称する。）によりシリコン酸化膜９を形成
する（図６（ｂ））。
にゲート絶縁膜５を形成した後、ポリシリコン膜６／タ
ングステンシリサイド膜７からなるポリサイド膜８を形
成する。続いて、リンをイオン注入した後、緻密性を高
めるため８００℃の高い温度条件で化学気相成長（以
下、ＣＶＤと称する。）によりシリコン酸化膜９を形成
する（図６（ｂ））。
【０００７】次に、シリコン酸化膜９及びポリサイド膜
８をパターニングし、ポリサイド膜からなるゲート電極
８ａを形成するとともに、ポリサイド膜８ａを熱酸化
し、酸化膜１０を形成する。続いて、ゲート電極８ａを
マスクとしてゲート電極８ａの両側の半導体基板３にイ
オン注入により低濃度の導電型不純物を導入し、ソース
／ドレイン領域層（以下、Ｓ／Ｄ領域層と称する。）11
ａ，11ｂを形成する（図６（ｃ））。
８をパターニングし、ポリサイド膜からなるゲート電極
８ａを形成するとともに、ポリサイド膜８ａを熱酸化
し、酸化膜１０を形成する。続いて、ゲート電極８ａを
マスクとしてゲート電極８ａの両側の半導体基板３にイ
オン注入により低濃度の導電型不純物を導入し、ソース
／ドレイン領域層（以下、Ｓ／Ｄ領域層と称する。）11
ａ，11ｂを形成する（図６（ｃ））。
【０００８】次いで、ゲート電極８ａの側壁にサイドウ
オールを形成するため、ゲート電極８ａ及び保護絶縁膜
９ａを被覆して、温度８００℃の条件で化学気相成長
（以下、ＣＶＤと称する。）によりシリコン酸化膜１２
を形成する（図６（ｄ））。
オールを形成するため、ゲート電極８ａ及び保護絶縁膜
９ａを被覆して、温度８００℃の条件で化学気相成長
（以下、ＣＶＤと称する。）によりシリコン酸化膜１２
を形成する（図６（ｄ））。
【０００９】次に、異方性エッチングを行い、ゲート電
極８ａの側壁にサイドウオール12ａを形成する。続い
て、Ｓ／Ｄ領域層11ａ，11ｂに高濃度の砒素（Ａｓ）を
イオン注入して高濃度のＳ／Ｄ領域層11ｃ，11ｄを形成
すると、ＬＤＤ構造となる（図７（ａ））。
極８ａの側壁にサイドウオール12ａを形成する。続い
て、Ｓ／Ｄ領域層11ａ，11ｂに高濃度の砒素（Ａｓ）を
イオン注入して高濃度のＳ／Ｄ領域層11ｃ，11ｄを形成
すると、ＬＤＤ構造となる（図７（ａ））。
【００１０】次いで、温度８００℃の条件でＣＶＤ法に
よりシリコン酸化膜１３を形成した後、Ｓ／Ｄ領域層11
ａ／11ｃ，11ｂ／11ｄ上のシリコン酸化膜１３にコンタ
クトホール14ａ，14ｂを形成する。続いて、Ｓ／Ｄ領域
層11ａ／11ｃ，11ｂ／11ｄと接続してＳ／Ｄ電極15ａ，
15ｂを形成する（図７（ｂ））。その後、通常の工程を
経て、ＭＯＳＴが完成する。
よりシリコン酸化膜１３を形成した後、Ｓ／Ｄ領域層11
ａ／11ｃ，11ｂ／11ｄ上のシリコン酸化膜１３にコンタ
クトホール14ａ，14ｂを形成する。続いて、Ｓ／Ｄ領域
層11ａ／11ｃ，11ｂ／11ｄと接続してＳ／Ｄ電極15ａ，
15ｂを形成する（図７（ｂ））。その後、通常の工程を
経て、ＭＯＳＴが完成する。
【００１１】
【発明が解決しようとする課題】しかし、上記従来方法
により作成されたＭＯＳＴの保護絶縁膜９ａ及びサイド
ウオール12ａの絶縁耐圧が低く、また、パターニングが
巧く行えない等の問題がある。原因調査のため、保護絶
縁膜９ａ及びサイドウオール12ａとなるシリコン酸化膜
９，１２を観察してみると、該シリコン酸化膜９，１２
が白く濁り、透明度が低下していた。これは、シリコン
酸化膜９，１２の膜質の緻密性が低下しているためと考
えられる。
により作成されたＭＯＳＴの保護絶縁膜９ａ及びサイド
ウオール12ａの絶縁耐圧が低く、また、パターニングが
巧く行えない等の問題がある。原因調査のため、保護絶
縁膜９ａ及びサイドウオール12ａとなるシリコン酸化膜
９，１２を観察してみると、該シリコン酸化膜９，１２
が白く濁り、透明度が低下していた。これは、シリコン
酸化膜９，１２の膜質の緻密性が低下しているためと考
えられる。
【００１２】本発明はかかる従来例の問題点に鑑み創作
されたものであり、高い温度を加えて行うＣＶＤにより
ポリサイド膜上に形成された絶縁膜の白濁を防止するこ
とができる半導体装置の製造方法の提供を目的とする。
されたものであり、高い温度を加えて行うＣＶＤにより
ポリサイド膜上に形成された絶縁膜の白濁を防止するこ
とができる半導体装置の製造方法の提供を目的とする。
【００１３】
【課題を解決するための手段】上記課題は、図１に示す
ように、基体上にシリサイド膜又はポリサイド膜を形成
する工程と、前記シリサイド膜又はポリサイド膜をパタ
ーニングする工程と、前記パターニングされたシリサイ
ド膜又はポリサイド膜を加熱処理する工程と、化学気相
成長により絶縁膜を形成し、前記パターニングされたシ
リサイド膜又はポリサイド膜を被覆する工程とを有する
ことを特徴とする半導体装置の製造方法によって達成さ
れ、第２に、図１に示すように、基体上にシリサイド膜
又はポリサイド膜を形成する工程と、前記シリサイド膜
又はポリサイド膜を加熱処理する工程と、前記シリサイ
ド膜又はポリサイド膜をパターニングする工程と、化学
気相成長により絶縁膜を形成し、前記パターニングされ
たシリサイド膜又はポリサイド膜を被覆する工程とを有
することを特徴とする半導体装置の製造方法によって達
成され、第３に、前記加熱処理は、前記絶縁膜の化学気
相成長を行う基体の温度以上の温度で行うことを特徴と
する第１又は第２の発明に記載の半導体装置の製造方法
によって達成され、第４に、前記シリサイド膜又はポリ
サイド膜を加熱処理した後、前記シリサイド膜又はポリ
サイド膜にイオン注入により導電型不純物を導入するこ
とを特徴とする第１乃至第３の発明のいずれかに記載の
半導体装置の製造方法によって達成される。
ように、基体上にシリサイド膜又はポリサイド膜を形成
する工程と、前記シリサイド膜又はポリサイド膜をパタ
ーニングする工程と、前記パターニングされたシリサイ
ド膜又はポリサイド膜を加熱処理する工程と、化学気相
成長により絶縁膜を形成し、前記パターニングされたシ
リサイド膜又はポリサイド膜を被覆する工程とを有する
ことを特徴とする半導体装置の製造方法によって達成さ
れ、第２に、図１に示すように、基体上にシリサイド膜
又はポリサイド膜を形成する工程と、前記シリサイド膜
又はポリサイド膜を加熱処理する工程と、前記シリサイ
ド膜又はポリサイド膜をパターニングする工程と、化学
気相成長により絶縁膜を形成し、前記パターニングされ
たシリサイド膜又はポリサイド膜を被覆する工程とを有
することを特徴とする半導体装置の製造方法によって達
成され、第３に、前記加熱処理は、前記絶縁膜の化学気
相成長を行う基体の温度以上の温度で行うことを特徴と
する第１又は第２の発明に記載の半導体装置の製造方法
によって達成され、第４に、前記シリサイド膜又はポリ
サイド膜を加熱処理した後、前記シリサイド膜又はポリ
サイド膜にイオン注入により導電型不純物を導入するこ
とを特徴とする第１乃至第３の発明のいずれかに記載の
半導体装置の製造方法によって達成される。
【００１４】
【作 用】本願発明者の調査によれば、高い温度を加え
て行うＣＶＤによりポリサイド膜上に形成されたシリコ
ン酸化膜が白濁する原因は、ＣＶＤにより形成したポリ
サイド膜の上層のタングステンシリサイド膜はフッ素
（Ｆ）や水素（Ｈ）を多量に含有しているため、これら
がシリコン酸化膜をＣＶＤにより形成する際に、８００
℃の高い温度条件が原因して、外方拡散し、シリコン酸
化膜中に導入されるためと考えられる。
て行うＣＶＤによりポリサイド膜上に形成されたシリコ
ン酸化膜が白濁する原因は、ＣＶＤにより形成したポリ
サイド膜の上層のタングステンシリサイド膜はフッ素
（Ｆ）や水素（Ｈ）を多量に含有しているため、これら
がシリコン酸化膜をＣＶＤにより形成する際に、８００
℃の高い温度条件が原因して、外方拡散し、シリコン酸
化膜中に導入されるためと考えられる。
【００１５】ところで、本発明の半導体装置の製造方法
においては、ポリサイド膜を形成した後、絶縁膜を形成
する前に、アニール、特にＣＶＤによる絶縁膜を形成す
る際の温度条件以上の高い温度でアニールしている。
においては、ポリサイド膜を形成した後、絶縁膜を形成
する前に、アニール、特にＣＶＤによる絶縁膜を形成す
る際の温度条件以上の高い温度でアニールしている。
【００１６】従って、ポリサイド膜中に含まれるＦやＨ
等の不純物はポリサイド膜から除去される。このため、
通常の温度以上、かつアニール温度以下の温度条件によ
り行われるＣＶＤにより絶縁膜を形成しても、もはやポ
リサイド膜中からはＦやＨ等の不純物は殆ど出てこな
い。これにより、絶縁膜の白濁を防止し、緻密性を保持
することができる。
等の不純物はポリサイド膜から除去される。このため、
通常の温度以上、かつアニール温度以下の温度条件によ
り行われるＣＶＤにより絶縁膜を形成しても、もはやポ
リサイド膜中からはＦやＨ等の不純物は殆ど出てこな
い。これにより、絶縁膜の白濁を防止し、緻密性を保持
することができる。
【００１７】
【実施例】以下に、本発明の実施例について図面を参照
しながら説明する。 （１）第１の実施例 図２（ａ）〜（ｄ），図３（ａ）〜（ｄ），図４は、本
発明の第１の実施例のゲート電極の側壁にサイドウオー
ルを形成する方法を含む絶縁ゲート型電界効果トランジ
スタ（以下、ＭＯＳＴと称する。）の作成方法について
説明する断面図である。
しながら説明する。 （１）第１の実施例 図２（ａ）〜（ｄ），図３（ａ）〜（ｄ），図４は、本
発明の第１の実施例のゲート電極の側壁にサイドウオー
ルを形成する方法を含む絶縁ゲート型電界効果トランジ
スタ（以下、ＭＯＳＴと称する。）の作成方法について
説明する断面図である。
【００１８】まず、図２（ａ）に示すように、シリコン
からなる半導体基板２３の素子分離領域２１となる領域
に選択酸化により膜厚約6000Åのシリコン酸化膜からな
るフィールド絶縁膜２４を形成する。なお、フィールド
絶縁膜２４で囲まれた領域が素子形成領域２２となる。
からなる半導体基板２３の素子分離領域２１となる領域
に選択酸化により膜厚約6000Åのシリコン酸化膜からな
るフィールド絶縁膜２４を形成する。なお、フィールド
絶縁膜２４で囲まれた領域が素子形成領域２２となる。
【００１９】次いで、素子形成領域２２の半導体基板２
３上に膜厚約１５０Åのシリコン酸化膜からなるゲート
絶縁膜２５を熱酸化により形成した後、反応ガスとして
のＳｉＨ4 ガスを用いたＣＶＤにより、膜厚約1000Åの
ポリシリコン膜２６を形成した後、続いて、反応ガスと
してのＳｉＨ4 ガス＋ＷＦ6 ガスを用いたＣＶＤによ
り、膜厚約1000Åのタングステンシリサイド膜２７を形
成する。ポリシリコン膜２６／タングステンシリサイド
膜２７がポリサイド膜２８を構成する（図２（ｂ））。
３上に膜厚約１５０Åのシリコン酸化膜からなるゲート
絶縁膜２５を熱酸化により形成した後、反応ガスとして
のＳｉＨ4 ガスを用いたＣＶＤにより、膜厚約1000Åの
ポリシリコン膜２６を形成した後、続いて、反応ガスと
してのＳｉＨ4 ガス＋ＷＦ6 ガスを用いたＣＶＤによ
り、膜厚約1000Åのタングステンシリサイド膜２７を形
成する。ポリシリコン膜２６／タングステンシリサイド
膜２７がポリサイド膜２８を構成する（図２（ｂ））。
【００２０】次に、窒素雰囲気中、温度８５０℃の条件
で、ポリサイド膜２８を約４０分間加熱処理する。これ
により、ポリサイド膜２８中に含まれるＦやＨ等の不純
物がポリサイド膜２８から除去される（図２（ｃ））。
で、ポリサイド膜２８を約４０分間加熱処理する。これ
により、ポリサイド膜２８中に含まれるＦやＨ等の不純
物がポリサイド膜２８から除去される（図２（ｃ））。
【００２１】続いて、高濃度のリン（導電型不純物）を
イオン注入する（図２（ｄ））。次いで、反応ガスとし
てのＳｉＨ4 ガス＋Ｎ2 Ｏガスを用いたＣＶＤにより、
緻密性を高めるため、８００℃の高い温度条件でポリサ
イド膜２８上に膜厚約５００Åのシリコン酸化膜（絶縁
膜）２９を形成する（図３（ａ））。
イオン注入する（図２（ｄ））。次いで、反応ガスとし
てのＳｉＨ4 ガス＋Ｎ2 Ｏガスを用いたＣＶＤにより、
緻密性を高めるため、８００℃の高い温度条件でポリサ
イド膜２８上に膜厚約５００Åのシリコン酸化膜（絶縁
膜）２９を形成する（図３（ａ））。
【００２２】次に、シリコン酸化膜２９及びポリサイド
膜２８をパターニングし、ポリサイド膜からなるゲート
電極28ａを形成するとともに、ポリサイド膜28ａ上に保
護絶縁膜29ａを残存する。続いて、ポリサイド膜28ａの
側壁に熱酸化膜３０を形成する。続いて、ゲート電極28
ａをマスクとしてゲート電極28ａの両側の半導体基板２
３にイオン注入により低濃度の導電型不純物を導入し、
Ｓ／Ｄ領域層30ａ，30ｂを形成する（図３（ｂ））。
膜２８をパターニングし、ポリサイド膜からなるゲート
電極28ａを形成するとともに、ポリサイド膜28ａ上に保
護絶縁膜29ａを残存する。続いて、ポリサイド膜28ａの
側壁に熱酸化膜３０を形成する。続いて、ゲート電極28
ａをマスクとしてゲート電極28ａの両側の半導体基板２
３にイオン注入により低濃度の導電型不純物を導入し、
Ｓ／Ｄ領域層30ａ，30ｂを形成する（図３（ｂ））。
【００２３】次いで、ゲート電極28ａの側壁にサイドウ
オールを形成するため、ゲート電極28ａ及び保護絶縁膜
29ａを被覆して、温度８００℃の条件でＣＶＤにより膜
厚約3000Åのシリコン酸化膜（絶縁膜）３２を形成する
（図３（ｃ））。
オールを形成するため、ゲート電極28ａ及び保護絶縁膜
29ａを被覆して、温度８００℃の条件でＣＶＤにより膜
厚約3000Åのシリコン酸化膜（絶縁膜）３２を形成する
（図３（ｃ））。
【００２４】次に、シリコン酸化膜３２の異方性エッチ
ングを行い、ゲート電極28ａの側壁にサイドウオール32
ａを形成した後、高濃度のＡｓをイオン注入し、高濃度
のＳ／Ｄ領域層31ｃ，31ｄを形成する。これにより、Ｌ
ＤＤ構造のＳ／Ｄ領域層31ａ／31ｃ，31ｂ／31ｄとなる
（図３（ｄ））。
ングを行い、ゲート電極28ａの側壁にサイドウオール32
ａを形成した後、高濃度のＡｓをイオン注入し、高濃度
のＳ／Ｄ領域層31ｃ，31ｄを形成する。これにより、Ｌ
ＤＤ構造のＳ／Ｄ領域層31ａ／31ｃ，31ｂ／31ｄとなる
（図３（ｄ））。
【００２５】次いで、温度８００℃の条件でＣＶＤによ
りシリコン酸化膜３３を形成した後、Ｓ／Ｄ領域層31ａ
／31ｃ，31ｂ／31ｄ上のシリコン酸化膜３２を除去し
て、コンタクトホール33ａ，33ｂを形成し、Ｓ／Ｄ領域
層31ａ／31ｃ，31ｂ／31ｄを表出する。
りシリコン酸化膜３３を形成した後、Ｓ／Ｄ領域層31ａ
／31ｃ，31ｂ／31ｄ上のシリコン酸化膜３２を除去し
て、コンタクトホール33ａ，33ｂを形成し、Ｓ／Ｄ領域
層31ａ／31ｃ，31ｂ／31ｄを表出する。
【００２６】次いで、Ｓ／Ｄ領域層31ａ／31ｃ，31ｂ／
31ｄと接続してＳ／Ｄ電極34ａ，34ｂを形成する（図
４）。その後、通常の工程を経て、ＭＯＳＴが完成す
る。以上のように、本発明の第１の実施例によれば、ポ
リサイド膜２８を形成した後、シリコン酸化膜２９，３
２を形成する前に、アニール、特にＣＶＤによるシリコ
ン酸化膜２９，３２を形成する際の温度条件８００℃以
上の温度でアニールしているので、ポリサイド膜２８中
に含まれるＦやＨ等の不純物はポリサイド膜２８から除
去される。このため、アニール温度と同等以下の温度条
件により行われるＣＶＤによりシリコン酸化膜２９，３
２を形成しても、もはやポリサイド膜２８中からはＦや
Ｈ等の不純物は殆ど出てこないので、シリコン酸化膜２
９，３２の白濁を防止し、緻密性を保持することができ
る。これにより、シリコン酸化膜２９，３２のパターニ
ングを精度良く行うことができ、かつ半導体装置の絶縁
耐圧を向上することができる。
31ｄと接続してＳ／Ｄ電極34ａ，34ｂを形成する（図
４）。その後、通常の工程を経て、ＭＯＳＴが完成す
る。以上のように、本発明の第１の実施例によれば、ポ
リサイド膜２８を形成した後、シリコン酸化膜２９，３
２を形成する前に、アニール、特にＣＶＤによるシリコ
ン酸化膜２９，３２を形成する際の温度条件８００℃以
上の温度でアニールしているので、ポリサイド膜２８中
に含まれるＦやＨ等の不純物はポリサイド膜２８から除
去される。このため、アニール温度と同等以下の温度条
件により行われるＣＶＤによりシリコン酸化膜２９，３
２を形成しても、もはやポリサイド膜２８中からはＦや
Ｈ等の不純物は殆ど出てこないので、シリコン酸化膜２
９，３２の白濁を防止し、緻密性を保持することができ
る。これにより、シリコン酸化膜２９，３２のパターニ
ングを精度良く行うことができ、かつ半導体装置の絶縁
耐圧を向上することができる。
【００２７】（２）第２の実施例 図５（ａ）〜（ｄ），図６（ａ）〜（ｃ）は、本発明の
第２の実施例のゲート電極の側壁にサイドウオールを形
成する方法を含む絶縁ゲート型電界効果トランジスタ
（以下、ＭＯＳＴと称する。）の作成方法について説明
する断面図である。第１の実施例と異なるところは、ポ
リサイド膜のパターニングの後、アニールを行っている
ことである。
第２の実施例のゲート電極の側壁にサイドウオールを形
成する方法を含む絶縁ゲート型電界効果トランジスタ
（以下、ＭＯＳＴと称する。）の作成方法について説明
する断面図である。第１の実施例と異なるところは、ポ
リサイド膜のパターニングの後、アニールを行っている
ことである。
【００２８】まず、図５（ａ）に示すように、半導体基
板４３の素子分離領域４１となる領域に選択酸化により
膜厚約6000Åのシリコン酸化膜からなるフィールド絶縁
膜４４を形成する。なお、フィールド絶縁膜４４で囲ま
れた領域が素子形成領域４２となる。
板４３の素子分離領域４１となる領域に選択酸化により
膜厚約6000Åのシリコン酸化膜からなるフィールド絶縁
膜４４を形成する。なお、フィールド絶縁膜４４で囲ま
れた領域が素子形成領域４２となる。
【００２９】次いで、素子形成領域４２の半導体基板４
３上に膜厚約１５０Åのシリコン酸化膜からなるゲート
絶縁膜４５を熱酸化により形成した後、反応ガスとして
のＳｉＨ4 ガスを用いたＣＶＤにより、膜厚約1000Åの
ポリシリコン膜４６を形成した後、続いて、反応ガスと
してのＳｉＨ4 ガス＋ＷＦ6 ガスを用いたＣＶＤによ
り、膜厚約1000Åのタングステンシリサイド膜４７を形
成する。ポリシリコン膜４６／タングステンシリサイド
膜４７がポリサイド膜４８を構成する（図５（ｂ））。
３上に膜厚約１５０Åのシリコン酸化膜からなるゲート
絶縁膜４５を熱酸化により形成した後、反応ガスとして
のＳｉＨ4 ガスを用いたＣＶＤにより、膜厚約1000Åの
ポリシリコン膜４６を形成した後、続いて、反応ガスと
してのＳｉＨ4 ガス＋ＷＦ6 ガスを用いたＣＶＤによ
り、膜厚約1000Åのタングステンシリサイド膜４７を形
成する。ポリシリコン膜４６／タングステンシリサイド
膜４７がポリサイド膜４８を構成する（図５（ｂ））。
【００３０】次に、ポリサイド膜４８をパターニング
し、ポリサイド膜からなるゲート電極48ａを形成する。
続いて、ゲート電極48ａをマスクとしてゲート電極48ａ
の両側の半導体基板２３にイオン注入により導電型不純
物を導入し、Ｓ／Ｄ領域層49ａ，49ｂを形成する（図５
（ｃ））。
し、ポリサイド膜からなるゲート電極48ａを形成する。
続いて、ゲート電極48ａをマスクとしてゲート電極48ａ
の両側の半導体基板２３にイオン注入により導電型不純
物を導入し、Ｓ／Ｄ領域層49ａ，49ｂを形成する（図５
（ｃ））。
【００３１】次に、窒素雰囲気中、温度８５０℃の条件
で、ポリサイド膜48ａを約４０分間加熱処理する。これ
により、ポリサイド膜48ａ中に含まれるＦやＨ等の不純
物がポリサイド膜48ａから除去される（図５（ｄ））。
続いて、ゲート電極48ａにリンをイオン注入して導電性
を付与する（図６（ａ））。
で、ポリサイド膜48ａを約４０分間加熱処理する。これ
により、ポリサイド膜48ａ中に含まれるＦやＨ等の不純
物がポリサイド膜48ａから除去される（図５（ｄ））。
続いて、ゲート電極48ａにリンをイオン注入して導電性
を付与する（図６（ａ））。
【００３２】次いで、ゲート電極48ａを絶縁するため、
熱酸化によりゲート電極48ａの側壁に，熱酸化膜５０を
形成した後、ゲート電極48ａを被覆して、温度８００℃
の条件でＣＶＤにより膜厚約1000Åのシリコン酸化膜
（絶縁膜）５１を形成する（図６（ｂ））。
熱酸化によりゲート電極48ａの側壁に，熱酸化膜５０を
形成した後、ゲート電極48ａを被覆して、温度８００℃
の条件でＣＶＤにより膜厚約1000Åのシリコン酸化膜
（絶縁膜）５１を形成する（図６（ｂ））。
【００３３】次に、シリコン酸化膜５１及びゲート絶縁
膜４５をパターニングして、ゲート電極48ａの両側のＳ
／Ｄ領域層49ａ，49ｂ上にコンタクトホール51ａ，51ｂ
を形成して、Ｓ／Ｄ領域層49ａ，49ｂを表出する（図６
（ｃ））。
膜４５をパターニングして、ゲート電極48ａの両側のＳ
／Ｄ領域層49ａ，49ｂ上にコンタクトホール51ａ，51ｂ
を形成して、Ｓ／Ｄ領域層49ａ，49ｂを表出する（図６
（ｃ））。
【００３４】次いで、Ｓ／Ｄ領域層49ａ，49ｂと接続し
てＳ／Ｄ電極52ａ，52ｂを形成する（図６（ｄ））。そ
の後、通常の工程を経て、ＭＯＳＴが完成する。以上の
ように、本発明の第２の実施例によれば、ポリサイド膜
４８を形成し、パターニングした後、シリコン酸化膜５
１を形成する前に、アニール、特にＣＶＤによるシリコ
ン酸化膜５１を形成する際の温度条件８００℃以上の温
度でアニールしているので、ポリサイド膜４８中に含ま
れるＦやＨ等の不純物はポリサイド膜４８から除去され
る。このため、アニール温度と同じ温度条件により行わ
れるＣＶＤによりシリコン酸化膜５１を形成しても、も
はやポリサイド膜４８中からはＦやＨ等の不純物は殆ど
出てこないので、シリコン酸化膜５１の白濁を防止し、
緻密性を保持することができる。これにより、シリコン
酸化膜５１のパターニングを精度良く行うことができ、
かつ半導体装置の絶縁耐圧を向上することができる。
てＳ／Ｄ電極52ａ，52ｂを形成する（図６（ｄ））。そ
の後、通常の工程を経て、ＭＯＳＴが完成する。以上の
ように、本発明の第２の実施例によれば、ポリサイド膜
４８を形成し、パターニングした後、シリコン酸化膜５
１を形成する前に、アニール、特にＣＶＤによるシリコ
ン酸化膜５１を形成する際の温度条件８００℃以上の温
度でアニールしているので、ポリサイド膜４８中に含ま
れるＦやＨ等の不純物はポリサイド膜４８から除去され
る。このため、アニール温度と同じ温度条件により行わ
れるＣＶＤによりシリコン酸化膜５１を形成しても、も
はやポリサイド膜４８中からはＦやＨ等の不純物は殆ど
出てこないので、シリコン酸化膜５１の白濁を防止し、
緻密性を保持することができる。これにより、シリコン
酸化膜５１のパターニングを精度良く行うことができ、
かつ半導体装置の絶縁耐圧を向上することができる。
【００３５】なお、上記の第１及び第２の実施例におい
ては、本発明の製造方法をシリサイド膜又はポリサイド
膜からなるゲート電極28ａ，48ａ上にシリコン酸化膜２
９，３２，５１からなる絶縁膜を形成する場合に適用し
ているが、シリサイド膜又はポリサイド膜からなる配線
層上にシリコン酸化膜からなる絶縁膜を形成する場合に
も適用可能である。
ては、本発明の製造方法をシリサイド膜又はポリサイド
膜からなるゲート電極28ａ，48ａ上にシリコン酸化膜２
９，３２，５１からなる絶縁膜を形成する場合に適用し
ているが、シリサイド膜又はポリサイド膜からなる配線
層上にシリコン酸化膜からなる絶縁膜を形成する場合に
も適用可能である。
【００３６】また、本発明の製造方法をシリサイド膜又
はポリサイド膜からなるゲート電極28ａ，48ａ上にシリ
コン酸化膜２９，３２，５１を形成する場合に適用して
いるが、シリコン窒化膜を形成する場合にも適用可能で
ある。
はポリサイド膜からなるゲート電極28ａ，48ａ上にシリ
コン酸化膜２９，３２，５１を形成する場合に適用して
いるが、シリコン窒化膜を形成する場合にも適用可能で
ある。
【００３７】
【発明の効果】以上説明したように、本発明に係る半導
体装置の製造方法によれば、ポリサイド膜を形成した
後、絶縁膜を形成する前に、アニール、特にＣＶＤによ
る絶縁膜を形成する際の温度条件よりも高い温度でアニ
ールしているので、ポリサイド膜中に含まれるＦやＨ等
の不純物はポリサイド膜から除去される。従って、通常
の温度以上、かつアニール温度以下の温度条件により行
われるＣＶＤにより絶縁膜を形成しても、絶縁膜の白濁
を防止し、緻密性を保持することができる。
体装置の製造方法によれば、ポリサイド膜を形成した
後、絶縁膜を形成する前に、アニール、特にＣＶＤによ
る絶縁膜を形成する際の温度条件よりも高い温度でアニ
ールしているので、ポリサイド膜中に含まれるＦやＨ等
の不純物はポリサイド膜から除去される。従って、通常
の温度以上、かつアニール温度以下の温度条件により行
われるＣＶＤにより絶縁膜を形成しても、絶縁膜の白濁
を防止し、緻密性を保持することができる。
【００３８】これにより、絶縁膜のパターニングを精度
良く行うことができ、かつ半導体装置の絶縁耐圧を向上
することができる。
良く行うことができ、かつ半導体装置の絶縁耐圧を向上
することができる。
【図１】本発明の半導体装置の製造方法に係る工程図で
ある。
ある。
【図２】本発明の第１の実施例に係るＭＯＳＴの製造方
法について説明する断面図（その１）である。
法について説明する断面図（その１）である。
【図３】本発明の第１の実施例に係るＭＯＳＴの製造方
法について説明する断面図（その２）である。
法について説明する断面図（その２）である。
【図４】本発明の第１の実施例に係るＭＯＳＴの製造方
法について説明する断面図（その３）である。
法について説明する断面図（その３）である。
【図５】本発明の第２の実施例に係るＭＯＳＴの製造方
法について説明する断面図（その１）である。
法について説明する断面図（その１）である。
【図６】本発明の第２の実施例に係るＭＯＳＴの製造方
法について説明する断面図（その２）である。
法について説明する断面図（その２）である。
【図７】従来例に係るＭＯＳＴの製造方法について説明
する断面図（その１）である。
する断面図（その１）である。
【図８】従来例に係るＭＯＳＴの製造方法について説明
する断面図（その２）である。
する断面図（その２）である。
２１，４１ 素子分離領域、 ２２，４２ 素子形成領域、 ２３，４３ 半導体基板、 ２４，４４ フィールド絶縁膜、 ２５，４５ ゲート絶縁膜、 ２６，26ａ, ４６ ポリシリコン膜、 ２７，27ａ，４７ タングステンシリサイド膜、 ２８，４８ ポリサイド膜、 28ａ，48ａ ゲート絶縁膜、 ２９，３２，３３，５１ シリコン酸化膜（絶縁膜）、 29ａ 保護絶縁膜、 ３０，５０ 熱酸化膜、 31ａ〜31ｄ，49ａ，49ｂ Ｓ／Ｄ領域層、 32ａ サイドウオール、 33ａ，33ｂ，51ａ，51ｂ コンタクトホール、 34ａ，34ｂ，52ａ，52ｂ Ｓ／Ｄ電極。
Claims (4)
- 【請求項１】 基体上にシリサイド膜又はポリサイド膜
を形成する工程と、 前記シリサイド膜又はポリサイド膜をパターニングする
工程と、 前記パターニングされたシリサイド膜又はポリサイド膜
を加熱処理する工程と、 化学気相成長により絶縁膜を形成し、前記パターニング
されたシリサイド膜又はポリサイド膜を被覆する工程と
を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 基体上にシリサイド膜又はポリサイド膜
を形成する工程と、 前記シリサイド膜又はポリサイド膜を加熱処理する工程
と、 前記シリサイド膜又はポリサイド膜をパターニングする
工程と、 化学気相成長により絶縁膜を形成し、前記パターニング
されたシリサイド膜又はポリサイド膜を被覆する工程と
を有することを特徴とする半導体装置の製造方法。 - 【請求項３】 前記加熱処理は、前記絶縁膜の化学気相
成長を行う基体の温度以上の温度で行うことを特徴とす
る請求項１又は請求項２記載の半導体装置の製造方法。 - 【請求項４】 前記シリサイド膜又はポリサイド膜を加
熱処理した後、前記シリサイド膜又はポリサイド膜にイ
オン注入により導電型不純物を導入することを特徴とす
る請求項１乃至請求項３のいずれかに記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24776392A JPH0697191A (ja) | 1992-09-17 | 1992-09-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24776392A JPH0697191A (ja) | 1992-09-17 | 1992-09-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697191A true JPH0697191A (ja) | 1994-04-08 |
Family
ID=17168298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24776392A Withdrawn JPH0697191A (ja) | 1992-09-17 | 1992-09-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697191A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313510B1 (ko) * | 1999-04-02 | 2001-11-07 | 김영환 | 반도체 소자의 제조방법 |
| JP2002170941A (ja) * | 2000-12-01 | 2002-06-14 | Nec Corp | 半導体装置及びその製造方法 |
-
1992
- 1992-09-17 JP JP24776392A patent/JPH0697191A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313510B1 (ko) * | 1999-04-02 | 2001-11-07 | 김영환 | 반도체 소자의 제조방법 |
| JP2002170941A (ja) * | 2000-12-01 | 2002-06-14 | Nec Corp | 半導体装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |