JPH0697458B2 - ベクトルプロセッサー装置 - Google Patents
ベクトルプロセッサー装置Info
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- JPH0697458B2 JPH0697458B2 JP4740883A JP4740883A JPH0697458B2 JP H0697458 B2 JPH0697458 B2 JP H0697458B2 JP 4740883 A JP4740883 A JP 4740883A JP 4740883 A JP4740883 A JP 4740883A JP H0697458 B2 JPH0697458 B2 JP H0697458B2
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- vector
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- vector register
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
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- Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】 （ａ） 発明の対象 本発明はベクトルデータの制御方式に係り、特にリスト
構造をもったベクトルデータの制御方式に関する。
構造をもったベクトルデータの制御方式に関する。
（ｂ） 従来技術 従来ベクトル演算では、オペランドデータを主記憶装置
よりインタリーブ方式で高速で読出し、書込みを行って
いたが通常のベクトル演算では、順序良くデータが並ん
でいるため、インタリーブ方式をとってもそのリード／
ライト動作にスループットを制限させる要因はなかっ
た。
よりインタリーブ方式で高速で読出し、書込みを行って
いたが通常のベクトル演算では、順序良くデータが並ん
でいるため、インタリーブ方式をとってもそのリード／
ライト動作にスループットを制限させる要因はなかっ
た。
然し、同じシステム構成でリスト構造をもつベクトルデ
ータをリード／ライトする場合リスト構造によっては、
ベクトルデータのリード／ライトの順序がランダムとな
るので、バンク衝突によりインタリーブ方式の効果を充
分生かし切れない問題があった。
ータをリード／ライトする場合リスト構造によっては、
ベクトルデータのリード／ライトの順序がランダムとな
るので、バンク衝突によりインタリーブ方式の効果を充
分生かし切れない問題があった。
即ち、リスト構造のベクトルデータ（リストベクトルデ
ータ）とは、一群のデータとその中の１データを特定す
る指標を羅列したリストデータとによって特定されるも
のである。
ータ）とは、一群のデータとその中の１データを特定す
る指標を羅列したリストデータとによって特定されるも
のである。
従って例えばリストベクトルデータを主記憶装置からベ
クトルレジスタへロードする場合には、先ず主記憶装置
中の（又はベクトルレジスタ中の）リストデータを先頭
から順次読み出し、その内容の指標にもとづいて特定さ
れるデータを順次主記憶装置からベクトルレジスタへロ
ードすることになる。しかし、順次読み出される指標の
値は全くランダムであり、従ってロードされるデータの
アドレスもランダムとなるため、主記憶装置のインタリ
ーブによる高スループット化の効果が殆んど期待できな
くなる。
クトルレジスタへロードする場合には、先ず主記憶装置
中の（又はベクトルレジスタ中の）リストデータを先頭
から順次読み出し、その内容の指標にもとづいて特定さ
れるデータを順次主記憶装置からベクトルレジスタへロ
ードすることになる。しかし、順次読み出される指標の
値は全くランダムであり、従ってロードされるデータの
アドレスもランダムとなるため、主記憶装置のインタリ
ーブによる高スループット化の効果が殆んど期待できな
くなる。
（ｃ） 発明の目的 本発明の目的は、主記憶装置よりインタリーブ方式で高
速にリードし複数個のベクトルレジスタに蓄積したベク
トルデータをリストベクトルデータとして使用するため
に任意の１つのベクトルレジスタに蓄積されているリス
トデータを他のベクトルレジスタのアドレスデータとす
ることにより、従来のような主記憶装置のバンク衝突に
よるスループットの制限を回避させる方法を提供するこ
とにある。
速にリードし複数個のベクトルレジスタに蓄積したベク
トルデータをリストベクトルデータとして使用するため
に任意の１つのベクトルレジスタに蓄積されているリス
トデータを他のベクトルレジスタのアドレスデータとす
ることにより、従来のような主記憶装置のバンク衝突に
よるスループットの制限を回避させる方法を提供するこ
とにある。
（ｄ） 本発明の要点 本発明は、上記一群のデータとリストデータとをともに
ベクトルレジスタ上にロードしておき（このロードは通
常のベクトルロードであるから高速にできる）、ベクト
ルレジスタから順次読出されるリストデータを、他のベ
クトルレジスタのアドレスとして利用する手段を設ける
ことにより、高速のリストベクトルアクセスを実現する
ようにしたものである。（ベクトルレジスタはランダム
アクセスが高速に可能である。） （ｅ） 発明の実施例 第１図はベクトル演算を行うベクトルプロセッサーシス
テムの本発明に関連する部分を概念的に示したものであ
って、１が複数個のバンクで構成される主記憶装置、２
は主記憶装置１よりインタリーブ方式で読み出したデー
タを一担蓄積し、整理して所望のベクトルレジスタに送
出する処理を行うアライナー、３は論理和回路であっ
て、必要に応じ夫々の入力のゲート（図示せず）が開ら
かれるものとする。４〜６は夫々のベクトルレジスタへ
のライトデータレジスタ、７〜９がベクトルレジスタ、
10〜12がベクトルレジスタからのリードデータレジス
タ、13〜15は論理和回路であって必要に応じて夫々の入
力のゲート（図示せず）が開かれるものとする。16〜18
は夫々のベクトルレジスタをアクセスするために所定の
タイミングで＋１され、アドレスを更新して行くアドレ
スレジスタである。
ベクトルレジスタ上にロードしておき（このロードは通
常のベクトルロードであるから高速にできる）、ベクト
ルレジスタから順次読出されるリストデータを、他のベ
クトルレジスタのアドレスとして利用する手段を設ける
ことにより、高速のリストベクトルアクセスを実現する
ようにしたものである。（ベクトルレジスタはランダム
アクセスが高速に可能である。） （ｅ） 発明の実施例 第１図はベクトル演算を行うベクトルプロセッサーシス
テムの本発明に関連する部分を概念的に示したものであ
って、１が複数個のバンクで構成される主記憶装置、２
は主記憶装置１よりインタリーブ方式で読み出したデー
タを一担蓄積し、整理して所望のベクトルレジスタに送
出する処理を行うアライナー、３は論理和回路であっ
て、必要に応じ夫々の入力のゲート（図示せず）が開ら
かれるものとする。４〜６は夫々のベクトルレジスタへ
のライトデータレジスタ、７〜９がベクトルレジスタ、
10〜12がベクトルレジスタからのリードデータレジス
タ、13〜15は論理和回路であって必要に応じて夫々の入
力のゲート（図示せず）が開かれるものとする。16〜18
は夫々のベクトルレジスタをアクセスするために所定の
タイミングで＋１され、アドレスを更新して行くアドレ
スレジスタである。
先づロード命令によって、主記憶装置１からインタリー
ブ方式でベクトルデータが読み出されアライナー２で蓄
積区分けされてから論理和回路３ライトデータレジスタ
４〜６を経て夫々のベクトルレジスタ７〜９にアドレス
レジスタ16〜18の示すアドレス毎に順次蓄積される。
ブ方式でベクトルデータが読み出されアライナー２で蓄
積区分けされてから論理和回路３ライトデータレジスタ
４〜６を経て夫々のベクトルレジスタ７〜９にアドレス
レジスタ16〜18の示すアドレス毎に順次蓄積される。
その蓄積されたベクトルデータがベクトル加算等のベク
トル演算命令によって演算処理される場合、例えばベク
トルレジスタ８のデータとベクトルレジスタ９のデータ
がアドレスレジスタ17,18が示すアドレスに従って順次
読み出され、夫々リードデータレジスタ11,12論理和回
路14,15を経てベクトル演算回路（図示せず）に導かれ
ベクトル演算され、その結果が論理和回路３、ライトデ
ータレジスタ４を経てアドレスレジスタ16が示すアドレ
スに従って順次ベクトルレジスタ７に蓄積されて行く。
その後ストア命令によってリードデータレジスタ10、論
理和回路13を経て主記憶装置１にストアされ一連のベク
トル演算処理が完了する。以上がベクトルプロセッサー
システムの基本的動作の概略であるが、前述のベクトル
データがリストベクトルデータであるとロード命令によ
り主記憶装置１よりインタリーブ方式でベクトルデータ
を読み出すとき、主記憶装置の各バンクに記憶されてい
るデータの順序とは異なるリストの順序によってデータ
を読み出す必要があり、そのリストの順序如何によって
はバンク衝突によってインタリーブ方式の効果を生かし
切れない問題が起る。
トル演算命令によって演算処理される場合、例えばベク
トルレジスタ８のデータとベクトルレジスタ９のデータ
がアドレスレジスタ17,18が示すアドレスに従って順次
読み出され、夫々リードデータレジスタ11,12論理和回
路14,15を経てベクトル演算回路（図示せず）に導かれ
ベクトル演算され、その結果が論理和回路３、ライトデ
ータレジスタ４を経てアドレスレジスタ16が示すアドレ
スに従って順次ベクトルレジスタ７に蓄積されて行く。
その後ストア命令によってリードデータレジスタ10、論
理和回路13を経て主記憶装置１にストアされ一連のベク
トル演算処理が完了する。以上がベクトルプロセッサー
システムの基本的動作の概略であるが、前述のベクトル
データがリストベクトルデータであるとロード命令によ
り主記憶装置１よりインタリーブ方式でベクトルデータ
を読み出すとき、主記憶装置の各バンクに記憶されてい
るデータの順序とは異なるリストの順序によってデータ
を読み出す必要があり、そのリストの順序如何によって
はバンク衝突によってインタリーブ方式の効果を生かし
切れない問題が起る。
本発明はこの問題を解決するために考え出された方式で
あって第２図にその１実施例を示す。
あって第２図にその１実施例を示す。
こゝでライドデータレジスタ4,5、ベクトルレジスタ7,
8、リードデータレジスタ10,11、アドレスレジスタ16,1
7は第１図のものと同じであるが、本発明の主旨はリス
トデータを他のベクトルレジスタ（こゝでは８）のアド
レスレジスタ17にセットしてベクトルレジスタ８をアク
セスするように構成する所にあり、ベクトルレジスタ８
からのデータ読み出しはベクトルレジスタ７に蓄積され
ているリストデータに従ってできるのでリストベクトル
演算が容易に実現できることになる。ロード命令の動作
（ベクトルレジスタ８へのロード）は従来と全く同じで
あるのでバンク衝突による問題はない。又リストベクト
ルデータを読み出してからのベクトルデータ処理も第１
図で説明した手順と同じであり何等問題はない。
8、リードデータレジスタ10,11、アドレスレジスタ16,1
7は第１図のものと同じであるが、本発明の主旨はリス
トデータを他のベクトルレジスタ（こゝでは８）のアド
レスレジスタ17にセットしてベクトルレジスタ８をアク
セスするように構成する所にあり、ベクトルレジスタ８
からのデータ読み出しはベクトルレジスタ７に蓄積され
ているリストデータに従ってできるのでリストベクトル
演算が容易に実現できることになる。ロード命令の動作
（ベクトルレジスタ８へのロード）は従来と全く同じで
あるのでバンク衝突による問題はない。又リストベクト
ルデータを読み出してからのベクトルデータ処理も第１
図で説明した手順と同じであり何等問題はない。
尚この実施例ではリードデータレジスタ10の出力をベク
トルレジスタ８のアドレスレジスタ17に入力している
が、ベクトルレジスタ７の出力そのものを直接アドレス
レジスタ17の入力としても良いことは云う迄もない。
トルレジスタ８のアドレスレジスタ17に入力している
が、ベクトルレジスタ７の出力そのものを直接アドレス
レジスタ17の入力としても良いことは云う迄もない。
第３図は第２図におけるベクトルレジスタ7,8の中味の
具体例を示したものでベクトルレジスタ７にはリストデ
ータが入っており、ベクトルレジスタ８には本来のベク
トルデータが入っている。
具体例を示したものでベクトルレジスタ７にはリストデ
ータが入っており、ベクトルレジスタ８には本来のベク
トルデータが入っている。
今、ベクトルレジスタ７から読み出したリストデータ5,
8,4,2,4,4,4…を他のベクトルレジスタ８のアドレスデ
ータとすることにより、その内容に従ってベクトルデー
タがD5,D8,D4,D2,D4,D4,D4…の順序で読み出され、リス
トベクトルアクセスが実現できたことになる。
8,4,2,4,4,4…を他のベクトルレジスタ８のアドレスデ
ータとすることにより、その内容に従ってベクトルデー
タがD5,D8,D4,D2,D4,D4,D4…の順序で読み出され、リス
トベクトルアクセスが実現できたことになる。
本発明によれば、ベクトルプロセッサーシステムにおい
て、本来システムが持っている複数個のベクトルレジス
タの内任意のベクトルレジスタにリストデータを蓄積
し、その読み出しデータを他のベクトルレジスタのアド
レスデータとなるようにシステムを構成することによっ
て、リスト構造のベクトルデータの演算が容易にかつ高
速に処理できる効果がある。
て、本来システムが持っている複数個のベクトルレジス
タの内任意のベクトルレジスタにリストデータを蓄積
し、その読み出しデータを他のベクトルレジスタのアド
レスデータとなるようにシステムを構成することによっ
て、リスト構造のベクトルデータの演算が容易にかつ高
速に処理できる効果がある。
このシステム構成の一実施例を第４図に示す。
こゝで７〜9,10〜12,16〜18は第１図のものと同じであ
り、20〜22は論理和回路であり、８−7,9−７…等は論
理和回路の入力ゲート回路で例えば８−７はベクトルレ
ジスタ８の出力をベクトルレジスタ７のアドレスレジス
タに所定のタイミングで入力することを示している。
り、20〜22は論理和回路であり、８−7,9−７…等は論
理和回路の入力ゲート回路で例えば８−７はベクトルレ
ジスタ８の出力をベクトルレジスタ７のアドレスレジス
タに所定のタイミングで入力することを示している。
本システムのベクトル演算命令がリストデータ用のベク
トルレジスタとしてベクトルレジスタ９を、ベクトルデ
ータ用のベクトルレジスタとしてベクトルレジスタ７を
指定した場合を考えると、本発明の実施に当っては、先
づベクトルレジスタ９が読み出され、そのデータをベク
トルレジスタ７のアドレスレジスタ16に入力する必要が
あるため論理和回路20の入力ゲート回路９−７が開かれ
るよう制御すれば、第２図で説明した動作が行われリス
トベクトルデータの読み出しが行われる。以下第１図で
説明した手順でリストベクトル演算ができることは明ら
かである。
トルレジスタとしてベクトルレジスタ９を、ベクトルデ
ータ用のベクトルレジスタとしてベクトルレジスタ７を
指定した場合を考えると、本発明の実施に当っては、先
づベクトルレジスタ９が読み出され、そのデータをベク
トルレジスタ７のアドレスレジスタ16に入力する必要が
あるため論理和回路20の入力ゲート回路９−７が開かれ
るよう制御すれば、第２図で説明した動作が行われリス
トベクトルデータの読み出しが行われる。以下第１図で
説明した手順でリストベクトル演算ができることは明ら
かである。
（ｆ） 本発明の効果 以上説明してきたように、本発明によれば複数個のベク
トルレジスタの内任意のベクトルレジスタにリストデー
タを蓄積しその読み出し出力を他のベクトルレジスタの
アドレスレジスタの入力となるようにシステムの構築す
ることによりリストベクトルデータの読み出しが、本来
のベクトルデータの読み出しと類似の手順ででき、従っ
てリストベクトルプロセッサーシステムの構築も従来と
類似の構成で可能となる効果がある。
トルレジスタの内任意のベクトルレジスタにリストデー
タを蓄積しその読み出し出力を他のベクトルレジスタの
アドレスレジスタの入力となるようにシステムの構築す
ることによりリストベクトルデータの読み出しが、本来
のベクトルデータの読み出しと類似の手順ででき、従っ
てリストベクトルプロセッサーシステムの構築も従来と
類似の構成で可能となる効果がある。
第１図はベクトルプロセッサーシステムの概念を説明す
る図、第２図は本発明の一実施例を説明する図、第３図
は本発明に関連するベクトルレジスタの内容を具体的に
説明する図、第４図は本発明を実施したシステム構成の
主要部を示す図である。 図において、１は主記憶装置、７〜９がベクトルレジス
タ、16〜18がアドレスレジスタである。
る図、第２図は本発明の一実施例を説明する図、第３図
は本発明に関連するベクトルレジスタの内容を具体的に
説明する図、第４図は本発明を実施したシステム構成の
主要部を示す図である。 図において、１は主記憶装置、７〜９がベクトルレジス
タ、16〜18がアドレスレジスタである。
Claims (1)
- 【請求項１】複数個のベクトルレジスタを有するベクト
ルプロセッサー装置であって、 前記ベクトルプロセッサー装置は、 リストデータを蓄積する少なくとも１つ以上の第１のベ
クトルレジスタと、 前記第１のベクトルレジスタに接続され、前記第１のベ
クトルレジスタより出力されるリストデータに基づいて
そのアドレスが指定される少なくとも１つ以上の第２の
ベクトルレジスタと を含んで構成されることを特徴とするベクトルプロセッ
サー装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4740883A JPH0697458B2 (ja) | 1983-03-22 | 1983-03-22 | ベクトルプロセッサー装置 |
| US06/591,543 US4697235A (en) | 1983-03-22 | 1984-03-20 | List vector control apparatus |
| EP84301930A EP0122739B1 (en) | 1983-03-22 | 1984-03-21 | List vector control apparatus |
| DE8484301930T DE3479456D1 (en) | 1983-03-22 | 1984-03-21 | List vector control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4740883A JPH0697458B2 (ja) | 1983-03-22 | 1983-03-22 | ベクトルプロセッサー装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59172078A JPS59172078A (ja) | 1984-09-28 |
| JPH0697458B2 true JPH0697458B2 (ja) | 1994-11-30 |
Family
ID=12774295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4740883A Expired - Lifetime JPH0697458B2 (ja) | 1983-03-22 | 1983-03-22 | ベクトルプロセッサー装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697458B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2674747B2 (ja) * | 1987-03-10 | 1997-11-12 | 日本電気株式会社 | シグナル・プロセツサ |
-
1983
- 1983-03-22 JP JP4740883A patent/JPH0697458B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59172078A (ja) | 1984-09-28 |
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