JPH0697558B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0697558B2 JPH0697558B2 JP11541183A JP11541183A JPH0697558B2 JP H0697558 B2 JPH0697558 B2 JP H0697558B2 JP 11541183 A JP11541183 A JP 11541183A JP 11541183 A JP11541183 A JP 11541183A JP H0697558 B2 JPH0697558 B2 JP H0697558B2
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- Japan
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- power supply
- mosfet
- supply voltage
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- G11—INFORMATION STORAGE
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- Semiconductor Integrated Circuits (AREA)
- Read Only Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は外部から供給される電源電圧よりも低い電圧
を作り、これを内部電源電圧として使用するようにした
半導体集積回路に関する。
を作り、これを内部電源電圧として使用するようにした
半導体集積回路に関する。
フローティングゲートおよびコントロールゲート構造を
有するMOSFETをメモリセルとして使用している不揮発性
半導体メモリにおいて、そのメモリセルにデータ書き込
みを行なう場合にはドレインおよびコントロールゲート
に高電圧たとえば20Vが印加される。第１図はメモリセ
ルに上記のようなデータ書き込みを行なう場合の模式的
な構成を示す回路図である。１はコントロールゲートお
よびフローティングゲート構造を有するメモリセル用の
MOSFETであり、そのコントロールゲートにはデータ書き
込み時に高電圧に設定されるカラムデコーダもしくはロ
ウデコーダからのデコード出力Ｘが供給される。２はロ
ウもしくはカラム選択用のMOSFETであり、そのゲートに
はロウデコーダもしくはカラムデコーダからのデコード
出力Ｙが供給される。３はデータ書き込み用のMOSFETで
あり、そのゲートにはデータ書き込み時に高電圧に設定
されるデータ信号Ｄが供給される。そしてこれら３個の
MOSFET1,2,3は、図示のような順に書き込み用高電源電
圧Vpの供給端と接地電位Vss印加点との間に直列接続さ
れている。
有するMOSFETをメモリセルとして使用している不揮発性
半導体メモリにおいて、そのメモリセルにデータ書き込
みを行なう場合にはドレインおよびコントロールゲート
に高電圧たとえば20Vが印加される。第１図はメモリセ
ルに上記のようなデータ書き込みを行なう場合の模式的
な構成を示す回路図である。１はコントロールゲートお
よびフローティングゲート構造を有するメモリセル用の
MOSFETであり、そのコントロールゲートにはデータ書き
込み時に高電圧に設定されるカラムデコーダもしくはロ
ウデコーダからのデコード出力Ｘが供給される。２はロ
ウもしくはカラム選択用のMOSFETであり、そのゲートに
はロウデコーダもしくはカラムデコーダからのデコード
出力Ｙが供給される。３はデータ書き込み用のMOSFETで
あり、そのゲートにはデータ書き込み時に高電圧に設定
されるデータ信号Ｄが供給される。そしてこれら３個の
MOSFET1,2,3は、図示のような順に書き込み用高電源電
圧Vpの供給端と接地電位Vss印加点との間に直列接続さ
れている。
第２図は第１図中のメモリセル用MOSFET1の素子構造を
示す断面図である。このMOSFETは、ソース領域11および
ドレイン領域12相互間の基板13の表面上にフローティン
グゲート14とコントロールゲート15とが順次積層形成さ
れた構造となっている。
示す断面図である。このMOSFETは、ソース領域11および
ドレイン領域12相互間の基板13の表面上にフローティン
グゲート14とコントロールゲート15とが順次積層形成さ
れた構造となっている。
いま第１図の回路において、電源電圧Vp、データ信号
Ｄ、デコード出力Ｙが供に高電圧に設定されると、MOSF
ET2,3がオン状態になってMOSFET1のドレインには高電圧
Vpが供給される。さらにデコード出力Ｘも高電圧に設定
されると、これによってメモリセル用MOSFET1のコント
ロールゲートとドレインの両方に高電圧が加わり、この
MOSFET1がオン状態にされる。これによってソース、ド
レイン間に電流が流れ、このときドレイン近傍で生じる
インパクトアイオニゼーションによって電子、正孔対が
生成される。そしてこのうちの電子がフローティングゲ
ートに注入されることによってこのMOSFET1のしきい値
電圧が高められ、これによってデータ書き込みが行なわ
れる。
Ｄ、デコード出力Ｙが供に高電圧に設定されると、MOSF
ET2,3がオン状態になってMOSFET1のドレインには高電圧
Vpが供給される。さらにデコード出力Ｘも高電圧に設定
されると、これによってメモリセル用MOSFET1のコント
ロールゲートとドレインの両方に高電圧が加わり、この
MOSFET1がオン状態にされる。これによってソース、ド
レイン間に電流が流れ、このときドレイン近傍で生じる
インパクトアイオニゼーションによって電子、正孔対が
生成される。そしてこのうちの電子がフローティングゲ
ートに注入されることによってこのMOSFET1のしきい値
電圧が高められ、これによってデータ書き込みが行なわ
れる。
第３図は上記デコード出力Ｘを得るデコーダの一般的な
構成を示す回路図である。このデコーダは、各アドレス
信号A0〜Aiが入力される駆動用のMOSFET310〜31i、これ
らMOSFET310〜31iの共通負荷となるMOSFET32、高電圧Vp
供給用のMOSFET33および信号R/Wにより制御される読み
出し、書き込み制御用のMOSFET34を備えている。そして
各アドレス信号A0〜Aiがそれぞれ“0"レベルに設定され
てMOSFET310〜31iがすべてオフ状態にされ、かつ信号R/
Wが“0"レベルに設定されてMOSFET34がオフ状態にされ
ると、MOSFET33を介して高電圧Vpがデコード出力Ｘとし
て出力される。
構成を示す回路図である。このデコーダは、各アドレス
信号A0〜Aiが入力される駆動用のMOSFET310〜31i、これ
らMOSFET310〜31iの共通負荷となるMOSFET32、高電圧Vp
供給用のMOSFET33および信号R/Wにより制御される読み
出し、書き込み制御用のMOSFET34を備えている。そして
各アドレス信号A0〜Aiがそれぞれ“0"レベルに設定され
てMOSFET310〜31iがすべてオフ状態にされ、かつ信号R/
Wが“0"レベルに設定されてMOSFET34がオフ状態にされ
ると、MOSFET33を介して高電圧Vpがデコード出力Ｘとし
て出力される。
ところで、最近ではLSI技術の発達とともに微細加工技
術も進歩し、MOSFETにおけるゲート絶縁膜の膜厚もチャ
ンネル長の微細化とともにより薄くされている。このよ
うにゲート絶縁膜厚が薄くなってくると、電源電圧が一
定であれば、ゲート絶縁膜に加わる電界はより強くなっ
てくる。
術も進歩し、MOSFETにおけるゲート絶縁膜の膜厚もチャ
ンネル長の微細化とともにより薄くされている。このよ
うにゲート絶縁膜厚が薄くなってくると、電源電圧が一
定であれば、ゲート絶縁膜に加わる電界はより強くなっ
てくる。
一方、メモリではメモリセルがロウおよびカラム方向に
マトリクス状に配列されており、各メモリセルは２組の
デコード出力によって選択されるようになっているの
で、複数のメモリセルのゲートに同時に“1"レベルの信
号が供給される状態が当然発生する。そして特に、メモ
リセルとして前記第２図のような断面構造を有するMOSF
ETを用いる不揮発性メモリでは、他のメモリセルに対し
てデータ書き込みを行なうためにすでにデータ書き込み
が行なわれそのフローティングゲート内に電子が注入さ
れたもののコントロールゲートに高電圧が印加される
と、そのゲート絶縁膜が薄く形成されている場合に、予
めフローティングゲートに注入、蓄積されている電子
が、高電界が加えられることによって放出されてしま
う。このような場合は、一度書き込まれたはずのデータ
が誤消去されたことになり具合が悪い。したがって、ゲ
ート絶縁膜が薄く形成されている分だけデータ書き込み
時の前記デコード出力Ｘの電圧を下げる必要がある。
マトリクス状に配列されており、各メモリセルは２組の
デコード出力によって選択されるようになっているの
で、複数のメモリセルのゲートに同時に“1"レベルの信
号が供給される状態が当然発生する。そして特に、メモ
リセルとして前記第２図のような断面構造を有するMOSF
ETを用いる不揮発性メモリでは、他のメモリセルに対し
てデータ書き込みを行なうためにすでにデータ書き込み
が行なわれそのフローティングゲート内に電子が注入さ
れたもののコントロールゲートに高電圧が印加される
と、そのゲート絶縁膜が薄く形成されている場合に、予
めフローティングゲートに注入、蓄積されている電子
が、高電界が加えられることによって放出されてしま
う。このような場合は、一度書き込まれたはずのデータ
が誤消去されたことになり具合が悪い。したがって、ゲ
ート絶縁膜が薄く形成されている分だけデータ書き込み
時の前記デコード出力Ｘの電圧を下げる必要がある。
ところで、第２図に示すようなMOSFETをメモリセルとし
て用いるメモリは一般にEPROMと称され、このEPROMにお
けるデータの書き込みはROMライタと称される専用の書
き込み器が用いられる。すなわち、データ書き込み時に
データ書き込み用の高電圧Vpが書き込み器側からメモリ
に供給され、これによってデータ書き込みが実行され
る。そしてこの書き込み器から出力される書き込み用の
高電圧Vpは固定されたものとなっている。したがって、
新規なメモリが開発され、前記のようなデータの誤消去
を防止する必要上からメモリ側におけるVpの値を低く設
定したい場合には、書き込み器の出力電圧値をこれに合
わせて低く設定したものを新たに開発し直さなければな
らない。しかし、新規なメモリを開発する毎に書き込み
器を作っていたのではコストが高くつき実際的ではな
い。
て用いるメモリは一般にEPROMと称され、このEPROMにお
けるデータの書き込みはROMライタと称される専用の書
き込み器が用いられる。すなわち、データ書き込み時に
データ書き込み用の高電圧Vpが書き込み器側からメモリ
に供給され、これによってデータ書き込みが実行され
る。そしてこの書き込み器から出力される書き込み用の
高電圧Vpは固定されたものとなっている。したがって、
新規なメモリが開発され、前記のようなデータの誤消去
を防止する必要上からメモリ側におけるVpの値を低く設
定したい場合には、書き込み器の出力電圧値をこれに合
わせて低く設定したものを新たに開発し直さなければな
らない。しかし、新規なメモリを開発する毎に書き込み
器を作っていたのではコストが高くつき実際的ではな
い。
また、素子の微細化に伴って生じる問題は不揮発性メモ
リばかりではなく一般のメモリについても同様に生じ
る。すなわち、通常のメモリの場合には素子のゲート絶
縁膜の破壊となって現われる。
リばかりではなく一般のメモリについても同様に生じ
る。すなわち、通常のメモリの場合には素子のゲート絶
縁膜の破壊となって現われる。
このように従来では、素子が微細化されたにもかかわら
ず同じ書き込み電圧もしくは電源電圧を用いるようにし
ているので、データの誤消去や素子の破壊といった問題
が生じ、信頼性が低くなってしまう。
ず同じ書き込み電圧もしくは電源電圧を用いるようにし
ているので、データの誤消去や素子の破壊といった問題
が生じ、信頼性が低くなってしまう。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、外部から供給される電源電圧が固定
されているという条件の下で素子の微細化が図られた場
合でも、データの誤消去、素子の破壊が生じることがな
く、もって高い信頼性を持った半導体集積回路を提供す
ることにある。
あり、その目的は、外部から供給される電源電圧が固定
されているという条件の下で素子の微細化が図られた場
合でも、データの誤消去、素子の破壊が生じることがな
く、もって高い信頼性を持った半導体集積回路を提供す
ることにある。
この発明によれば、電圧変換用のMOSFETのゲートを基準
電圧に応じて制御することにより、外部電源電圧からこ
れよりも低い一定の内部電源電圧を上記電圧変換用のMO
SFETの一端から得るようにした半導体集積回路が提供さ
れている。
電圧に応じて制御することにより、外部電源電圧からこ
れよりも低い一定の内部電源電圧を上記電圧変換用のMO
SFETの一端から得るようにした半導体集積回路が提供さ
れている。
次にこの発明の実施例の説明の前にこの発明の基本回路
について第４図を参照して説明する。第４図は不揮発性
メモリの構成を示すものであり、図において41は前記第
１図中のメモリセル用MOSFET1、ロウもしくはカラム選
択用のMOSFET2、データ書き込み用のMOSFET3およびロウ
デコーダ、カラムデコーダ等が設けられ、メモリとして
の機能をすべて備えたEPROM回路である。このEPROM回路
41には、電源電圧Vc（たとえば5V）が供給される外部電
源端子42、データ書き込み時に書き込み器からの出力電
圧が電源電圧Vp（たとえば20V）として供給される外部
電源端子43およびデータ書き込み時にこのEPROM回路41
内に設けられているメモリセル用MOSFETのコントロール
ゲートに供給される、前記電圧Vpよりも低く設定された
一定の電圧Vppが供給される内部電源端子44がそれぞれ
設けられている。
について第４図を参照して説明する。第４図は不揮発性
メモリの構成を示すものであり、図において41は前記第
１図中のメモリセル用MOSFET1、ロウもしくはカラム選
択用のMOSFET2、データ書き込み用のMOSFET3およびロウ
デコーダ、カラムデコーダ等が設けられ、メモリとして
の機能をすべて備えたEPROM回路である。このEPROM回路
41には、電源電圧Vc（たとえば5V）が供給される外部電
源端子42、データ書き込み時に書き込み器からの出力電
圧が電源電圧Vp（たとえば20V）として供給される外部
電源端子43およびデータ書き込み時にこのEPROM回路41
内に設けられているメモリセル用MOSFETのコントロール
ゲートに供給される、前記電圧Vpよりも低く設定された
一定の電圧Vppが供給される内部電源端子44がそれぞれ
設けられている。
上記外部電源端子43と内部電源端子44との間には、端子
43に供給される電圧Vpをこれよりも低い電圧Vppに電圧
変換するためのMOSFET51のソース，ドレイン間が挿入さ
れている。このMOSFET51はそのしきい値電圧が0V近傍に
設定されているものが採用されている。さらに上記外部
端子43と接地点Vssとの間には直列接続された１対の抵
抗52,53からなる基準電圧発生回路54が挿入されてい
る。この基準電圧発生回路54では、上記両抵抗52,53の
直列接続点55から、前記電圧Vpが抵抗52,53の抵抗比に
応じて分割された基準電圧Vrefが出力される。またさら
に外部電源端子43と上記基準電圧発生回路54の直列接続
点55との間には、デイプレッション型MOSFET56およびエ
ンハンスメント型MOSFET57それぞれのソース，ドレイン
間を直列接続してなる制御回路58が挿入されている。こ
の制御回路58において、上記両MOSFET56,57の直列接続
点59にはMOSFET56のゲートおよび前記電圧変換用MOSFET
51のゲートが供に接続され、MOSFET57のゲートには前記
内部電源端子44すなわち前記電圧変換用MOSFET51のソー
ス，ドレイン間の一端が接続される。すなわち上記制御
回路58は、デイプレッション型MOSFET56を負荷MOS、エ
ンハンスメント型MOSFET57を駆動MOSとし、電圧Vp,Vref
間で動作する反転増幅回路となっており、その出力端で
あるMOSFET56,57の直列接続点59からは前記内部電源端
子44における電圧Vppと前記基準電圧Vrefの高低に応じ
た電圧が出力される。
43に供給される電圧Vpをこれよりも低い電圧Vppに電圧
変換するためのMOSFET51のソース，ドレイン間が挿入さ
れている。このMOSFET51はそのしきい値電圧が0V近傍に
設定されているものが採用されている。さらに上記外部
端子43と接地点Vssとの間には直列接続された１対の抵
抗52,53からなる基準電圧発生回路54が挿入されてい
る。この基準電圧発生回路54では、上記両抵抗52,53の
直列接続点55から、前記電圧Vpが抵抗52,53の抵抗比に
応じて分割された基準電圧Vrefが出力される。またさら
に外部電源端子43と上記基準電圧発生回路54の直列接続
点55との間には、デイプレッション型MOSFET56およびエ
ンハンスメント型MOSFET57それぞれのソース，ドレイン
間を直列接続してなる制御回路58が挿入されている。こ
の制御回路58において、上記両MOSFET56,57の直列接続
点59にはMOSFET56のゲートおよび前記電圧変換用MOSFET
51のゲートが供に接続され、MOSFET57のゲートには前記
内部電源端子44すなわち前記電圧変換用MOSFET51のソー
ス，ドレイン間の一端が接続される。すなわち上記制御
回路58は、デイプレッション型MOSFET56を負荷MOS、エ
ンハンスメント型MOSFET57を駆動MOSとし、電圧Vp,Vref
間で動作する反転増幅回路となっており、その出力端で
あるMOSFET56,57の直列接続点59からは前記内部電源端
子44における電圧Vppと前記基準電圧Vrefの高低に応じ
た電圧が出力される。
このような構成において、いま内部電源端子44における
電圧Vppがある値で安定している状態から、次にこの値
が低下すると、制御回路58内のMOSFET57がよりオフ状態
に近ずいてそのソース，ドレイン間の抵抗値が増加す
る。この抵抗値が増加することによって直列接続点59の
電圧が以前よりも高くなり、これによりMOSFET51がより
強いオン状態に近ずいて端子44における電圧Vppは以前
よりも高められる。
電圧Vppがある値で安定している状態から、次にこの値
が低下すると、制御回路58内のMOSFET57がよりオフ状態
に近ずいてそのソース，ドレイン間の抵抗値が増加す
る。この抵抗値が増加することによって直列接続点59の
電圧が以前よりも高くなり、これによりMOSFET51がより
強いオン状態に近ずいて端子44における電圧Vppは以前
よりも高められる。
一方、内部電源端子44における電圧Vppが安定している
状態から次にこの値が上昇すると、MOSFET57がより強い
オン状態に近ずいてそのソース，ドレイン間の抵抗値が
減少する。これによって上記直列接続点59の電圧が低く
なり、MOSFET51がよりオフ状態に近ずき、よって電圧Vp
pは以前よりも低くされる。すなわち、内部電源端子44
の電圧Vppは、MOSFET51のゲートが制御回路58によって
制御されることにより、常に略一定となるように設定さ
れる。
状態から次にこの値が上昇すると、MOSFET57がより強い
オン状態に近ずいてそのソース，ドレイン間の抵抗値が
減少する。これによって上記直列接続点59の電圧が低く
なり、MOSFET51がよりオフ状態に近ずき、よって電圧Vp
pは以前よりも低くされる。すなわち、内部電源端子44
の電圧Vppは、MOSFET51のゲートが制御回路58によって
制御されることにより、常に略一定となるように設定さ
れる。
ここでMOSFET51のしきい値電圧をVth1,MOSFET57のしき
い値電圧をVth2、制御回路58の直列接続点59における電
圧すなわち制御回路58の出力電圧をV0とすれば、内部電
源端子44における電圧Vppおよび上記電圧V0はそれぞれ
次式で表わされる。
い値電圧をVth2、制御回路58の直列接続点59における電
圧すなわち制御回路58の出力電圧をV0とすれば、内部電
源端子44における電圧Vppおよび上記電圧V0はそれぞれ
次式で表わされる。
Vpp＝Vref＋Vth2 …（１） Vpp＝V0−Vth1 …（２） 上記（１）式から明らかなように、電圧VppはVrefとVth
2との和に等しくなるように制御される。ここで基準電
圧Vrefは基準電圧発生回路54内の１対の抵抗52,53の抵
抗比を調整することによって端子43に供給される電圧Vp
よりも低い値に任意に設定することができる。このた
め、内部電源端子44における電圧VppはVpよりも低くか
つ常に略一定電圧とすることができる。この内部電源端
子44で得られる電圧Vppは、最終的にはEPROM回路41内の
メモリセル用MOSFETのコントロールゲートに供給され
る。このため、たとえそのメモリセル用MOSFETが微細化
されており、そのゲート絶縁膜厚も薄く形成されている
場合であっても、外部電源端子43に供給される電圧Vpよ
りも低い電圧Vppがそのコントロールゲートに印加され
ることになる。したがって、上記端子43に上記電圧Vpを
供給するデータの書き込み器において、その書き込み用
の出力電圧Vpの値が固定されていても従来のようなデー
タの誤消去が生じる恐れはない。これによってデータの
書き込み器における書き込み用の出力電圧Vpの値をメモ
リ毎に交える必要がなくなり、書き込み器は種種のメモ
リに対して１つのものを使用することができる。すなわ
ち、外部から供給されるデータ書き込み用の電源電圧Vp
が固定されているという条件の下でメモリセル用MOSFET
の微細化が図られた場合であっても、データの誤消去の
発生が生じることがなく、信頼性を高めることができ
る。
2との和に等しくなるように制御される。ここで基準電
圧Vrefは基準電圧発生回路54内の１対の抵抗52,53の抵
抗比を調整することによって端子43に供給される電圧Vp
よりも低い値に任意に設定することができる。このた
め、内部電源端子44における電圧VppはVpよりも低くか
つ常に略一定電圧とすることができる。この内部電源端
子44で得られる電圧Vppは、最終的にはEPROM回路41内の
メモリセル用MOSFETのコントロールゲートに供給され
る。このため、たとえそのメモリセル用MOSFETが微細化
されており、そのゲート絶縁膜厚も薄く形成されている
場合であっても、外部電源端子43に供給される電圧Vpよ
りも低い電圧Vppがそのコントロールゲートに印加され
ることになる。したがって、上記端子43に上記電圧Vpを
供給するデータの書き込み器において、その書き込み用
の出力電圧Vpの値が固定されていても従来のようなデー
タの誤消去が生じる恐れはない。これによってデータの
書き込み器における書き込み用の出力電圧Vpの値をメモ
リ毎に交える必要がなくなり、書き込み器は種種のメモ
リに対して１つのものを使用することができる。すなわ
ち、外部から供給されるデータ書き込み用の電源電圧Vp
が固定されているという条件の下でメモリセル用MOSFET
の微細化が図られた場合であっても、データの誤消去の
発生が生じることがなく、信頼性を高めることができ
る。
また、この基本回路において、前記（１）、（２）式か
ら明らかなように、制御回路58の出力電圧V0はVref＋Vt
h2＋Vth1以下に下がることはない。しかしながら、MOSF
ET51のEPROM回路41に対する電流供給能力を大きくかつ
内部電源端子44における電圧Vppの変動をできるだけ小
さくするためには、上記電圧V0の振幅はできるだけ大き
くした方がよい。それにはMOSFET51,57のしきい値電圧V
th1,Vth2がより小さく設定されていた方がよい。さらに
また特に、MOSFET51のしきい値電圧Vth1がMOSFET57のし
きい値電圧Vth2よりも小さく設定されていた方が、MOSF
ET51の素子寸法を大きくせずここに大電流を流すことが
できる。したがって、MOSFET51としてはしきい値電圧が
0V近傍に設定されているものを採用している。
ら明らかなように、制御回路58の出力電圧V0はVref＋Vt
h2＋Vth1以下に下がることはない。しかしながら、MOSF
ET51のEPROM回路41に対する電流供給能力を大きくかつ
内部電源端子44における電圧Vppの変動をできるだけ小
さくするためには、上記電圧V0の振幅はできるだけ大き
くした方がよい。それにはMOSFET51,57のしきい値電圧V
th1,Vth2がより小さく設定されていた方がよい。さらに
また特に、MOSFET51のしきい値電圧Vth1がMOSFET57のし
きい値電圧Vth2よりも小さく設定されていた方が、MOSF
ET51の素子寸法を大きくせずここに大電流を流すことが
できる。したがって、MOSFET51としてはしきい値電圧が
0V近傍に設定されているものを採用している。
次にこの発明の実施例を説明する。第５図はこの発明の
一実施例による不揮発性メモリの構成を示す回路図であ
る。第５図の実施例回路が第４図のものと異なるところ
は、前記MOSFET51と端子43との間にMOSFET60のソース，
ドレイン間が挿入され、さらに抵抗53と接地点との間に
MOSFET61のソース，ドレイン間が挿入されている点であ
る。そして上記MOSFET60,61のゲートには、データ書き
込み時にその電圧がVpよりも高く設定された“1"レベル
の信号H,SVが供給される。
一実施例による不揮発性メモリの構成を示す回路図であ
る。第５図の実施例回路が第４図のものと異なるところ
は、前記MOSFET51と端子43との間にMOSFET60のソース，
ドレイン間が挿入され、さらに抵抗53と接地点との間に
MOSFET61のソース，ドレイン間が挿入されている点であ
る。そして上記MOSFET60,61のゲートには、データ書き
込み時にその電圧がVpよりも高く設定された“1"レベル
の信号H,SVが供給される。
この回路では、データ書き込み時以外では上記MOSFET6
0,61が供にオフ状態にされる。すると、MOSFET51、基準
電圧発生回路54および制御回路58にはほとんど電流が流
れなくなり、消費電流が削減される。
0,61が供にオフ状態にされる。すると、MOSFET51、基準
電圧発生回路54および制御回路58にはほとんど電流が流
れなくなり、消費電流が削減される。
第６図はこの発明の他の実施例の構成を示す回路図であ
る。この回路は前記基準電圧発生回路54の他の例を示す
ものである。この基準電圧発生回路54で発生される基準
電圧Vrefは、前記したように内部電源端子44における電
圧Vppを決定する要因となっている。このため、種々の
メモリに対応してそれぞれ値が異なる基準電圧Vrefが選
択可能であるようにこの回路54が構成されていることが
望ましい。そこでこの実施例による基準電圧発生回路54
は、電圧Vpが供給される外部電源端子43と基準電圧Vref
の出力端である回路点62との間に１つの抵抗63を挿入
し、かつ上記回路点62と接地点Vssとの間に、４個の各
抵抗64〜68それぞれおよび４個の各ヒューズ69〜73にそ
れぞれ直列接続したものを並列的に挿入することによっ
て構成されている。この基準電圧発生回路54では４個の
ヒューズ69〜73を選択的に溶断することによって、それ
ぞれ値の異なる種々の基準電圧Vrefを発生するようにし
ている。なお、この実施例の場合にも、４個のヒューズ
69〜73の並列接続点と接地点との間に、前記第５図で設
けられている消費電流削減用のMOSFET61と同様のものを
設けるようにしてもよい。
る。この回路は前記基準電圧発生回路54の他の例を示す
ものである。この基準電圧発生回路54で発生される基準
電圧Vrefは、前記したように内部電源端子44における電
圧Vppを決定する要因となっている。このため、種々の
メモリに対応してそれぞれ値が異なる基準電圧Vrefが選
択可能であるようにこの回路54が構成されていることが
望ましい。そこでこの実施例による基準電圧発生回路54
は、電圧Vpが供給される外部電源端子43と基準電圧Vref
の出力端である回路点62との間に１つの抵抗63を挿入
し、かつ上記回路点62と接地点Vssとの間に、４個の各
抵抗64〜68それぞれおよび４個の各ヒューズ69〜73にそ
れぞれ直列接続したものを並列的に挿入することによっ
て構成されている。この基準電圧発生回路54では４個の
ヒューズ69〜73を選択的に溶断することによって、それ
ぞれ値の異なる種々の基準電圧Vrefを発生するようにし
ている。なお、この実施例の場合にも、４個のヒューズ
69〜73の並列接続点と接地点との間に、前記第５図で設
けられている消費電流削減用のMOSFET61と同様のものを
設けるようにしてもよい。
第７図は第４図の基本回路において、前記内部電源端子
44で得られる電圧VppをEPROM回路41内で使用する回路部
分の構成を具体的に示す回路図である。この回路は前記
第３図回路と同様の、デコード出力Ｘを得るデコーダで
ある。この回路が第３図の回路と異なるところは、前記
MOSFET33に電圧Vpを供給する代りに、エンハンスメント
型MOSFET74を介して端子44に得られる電圧Vppを供給す
るようにしている点にある。そして上記MOSFET74のゲー
トには、データ書き込み時にのみ“1"レベルとなる制御
信号Ｅが供給されている。
44で得られる電圧VppをEPROM回路41内で使用する回路部
分の構成を具体的に示す回路図である。この回路は前記
第３図回路と同様の、デコード出力Ｘを得るデコーダで
ある。この回路が第３図の回路と異なるところは、前記
MOSFET33に電圧Vpを供給する代りに、エンハンスメント
型MOSFET74を介して端子44に得られる電圧Vppを供給す
るようにしている点にある。そして上記MOSFET74のゲー
トには、データ書き込み時にのみ“1"レベルとなる制御
信号Ｅが供給されている。
この回路では、データ書き込み時にのみ制御信号Ｅによ
って上記MOSFET74がオン状態にされる。このとき、各ア
ドレス信号A0〜Aiがそれぞれ“0"レベルに設定され、MO
SFET311〜31iがすべてオフ状態にされたときに、MOSFET
74,33を介してVppの値を持つデコード出力Ｘが得られ
る。またデータ読み出し時、上記MOSFET74はオフ状態に
されるので、端子44からVc電源へ電流が流れることが防
止されている。
って上記MOSFET74がオン状態にされる。このとき、各ア
ドレス信号A0〜Aiがそれぞれ“0"レベルに設定され、MO
SFET311〜31iがすべてオフ状態にされたときに、MOSFET
74,33を介してVppの値を持つデコード出力Ｘが得られ
る。またデータ読み出し時、上記MOSFET74はオフ状態に
されるので、端子44からVc電源へ電流が流れることが防
止されている。
第８図はこの発明の基本回路の他の例を示す回路図であ
る。この回路は前記制御回路58の他の例を示すものであ
る。この制御回路58は電圧VppとVrefの高低に応じた電
圧を出力するものであり、前記第４図中の反転増幅回路
方式の他にこの第８図に示すような差動増幅回路方式の
ものを用いることができる。すなわち、この基本回路に
よる制御回路58は、電圧Vpp,Vrefそれぞれがゲートに入
力される駆動用のエンハンスメント型MOSFET81,82、こ
の両MOSFET81,82の負荷となる負荷用のデイプレッショ
ン型MOSFET83,84および電流源用のデイプレッション型M
OSFET85から構成されている。そして上記MOSFET81,83の
直列接続点86が差動増幅回路としての出力端となり、こ
の接続点86に前記電圧変換用MOSFET51のゲートが接続さ
れる。
る。この回路は前記制御回路58の他の例を示すものであ
る。この制御回路58は電圧VppとVrefの高低に応じた電
圧を出力するものであり、前記第４図中の反転増幅回路
方式の他にこの第８図に示すような差動増幅回路方式の
ものを用いることができる。すなわち、この基本回路に
よる制御回路58は、電圧Vpp,Vrefそれぞれがゲートに入
力される駆動用のエンハンスメント型MOSFET81,82、こ
の両MOSFET81,82の負荷となる負荷用のデイプレッショ
ン型MOSFET83,84および電流源用のデイプレッション型M
OSFET85から構成されている。そして上記MOSFET81,83の
直列接続点86が差動増幅回路としての出力端となり、こ
の接続点86に前記電圧変換用MOSFET51のゲートが接続さ
れる。
この制御回路58では前記第４図内のものにくらべて素子
数は増加するが、端子44で得られる電圧Vppを基準電圧V
refと一致させることができる。
数は増加するが、端子44で得られる電圧Vppを基準電圧V
refと一致させることができる。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能である。たとえば上記実施例ではこの
発明を不揮発性メモリに実施し、外部から供給される書
き込み用電圧からこれよりも低い電圧を形成し、この電
圧をメモリセル用MOSFETのコントロールゲートに印加す
る場合について説明したが、これはこの電圧を前記第１
図中のMOSFET2,3のゲートにも供給するようにしてもよ
い。さらにこの発明は不揮発性メモリのみではなく一般
のメモリに実施することもできる。たとえば、電源電圧
として5Vのものを使用するメモリでは、素子の微細化に
伴ってゲート絶縁膜厚が薄く形成されゲートにおける電
界が強くなってきている。このようなメモリに対して外
部電源電圧よりも低い電圧を内部で形成しこれを電源電
圧として使用すれば、従来のようなゲート絶縁膜の破壊
を防止することができ、信頼性を高めることができる。
種々の変形が可能である。たとえば上記実施例ではこの
発明を不揮発性メモリに実施し、外部から供給される書
き込み用電圧からこれよりも低い電圧を形成し、この電
圧をメモリセル用MOSFETのコントロールゲートに印加す
る場合について説明したが、これはこの電圧を前記第１
図中のMOSFET2,3のゲートにも供給するようにしてもよ
い。さらにこの発明は不揮発性メモリのみではなく一般
のメモリに実施することもできる。たとえば、電源電圧
として5Vのものを使用するメモリでは、素子の微細化に
伴ってゲート絶縁膜厚が薄く形成されゲートにおける電
界が強くなってきている。このようなメモリに対して外
部電源電圧よりも低い電圧を内部で形成しこれを電源電
圧として使用すれば、従来のようなゲート絶縁膜の破壊
を防止することができ、信頼性を高めることができる。
以上説明したようにこの発明によれば、外部から供給さ
れる電源電圧が固定されているという条件の下で素子の
微細化が図られた場合でも、データの誤消去、素子の破
壊が生じることがなくもって高い信頼性を持った半導体
集積回路が提供できる。
れる電源電圧が固定されているという条件の下で素子の
微細化が図られた場合でも、データの誤消去、素子の破
壊が生じることがなくもって高い信頼性を持った半導体
集積回路が提供できる。
【図面の簡単な説明】 第１図は不揮発性半導体メモリにおいてメモリセルにデ
ータを書き込む場合の模式的な構成を示す回路図、第２
図は第１図中のメモリセルの素子構造を示す断面図、第
３図は第１図のメモリセルのゲートに信号を与えるデコ
ーダの、一般的な構成を示す回路図、第４図はこの発明
の基本回路による不揮発性メモリの構成を示す回路図、
第５図はこの発明の一実施例による不揮発性メモリの回
路図、第６図はこの発明の他の実施例の回路図、第７図
は第４図の基本回路における一部分を具体的に示す回路
図、第８図はこの発明の他の基本回路の回路図である。 41……EPROM回路、42,43……外部電源端子、44……内部
電源端子、51……電圧変換用のMOSFET、54……基準電圧
発生回路、58……制御回路。
ータを書き込む場合の模式的な構成を示す回路図、第２
図は第１図中のメモリセルの素子構造を示す断面図、第
３図は第１図のメモリセルのゲートに信号を与えるデコ
ーダの、一般的な構成を示す回路図、第４図はこの発明
の基本回路による不揮発性メモリの構成を示す回路図、
第５図はこの発明の一実施例による不揮発性メモリの回
路図、第６図はこの発明の他の実施例の回路図、第７図
は第４図の基本回路における一部分を具体的に示す回路
図、第８図はこの発明の他の基本回路の回路図である。 41……EPROM回路、42,43……外部電源端子、44……内部
電源端子、51……電圧変換用のMOSFET、54……基準電圧
発生回路、58……制御回路。
Claims (1)
- 【請求項１】フローティングゲートを有するMOSFETをメ
モリセルとして有する不揮発性半導体メモリの半導体集
積回路において、 集積回路の外部からのデータ書き込み用の一定の電源電
圧を受けるデータ書き込み用電源電圧供給端と、 上記データ書き込み用電源電圧よりも低い電圧を受ける
基準電源電圧供給端と、 上記データ書き込み用電源電圧供給端と上記基準電源電
圧供給端との間に直列に接続された第１の抵抗手段及び
第２の抵抗手段を有し、この第１の抵抗手段及び第２の
抵抗手段の直列接続点から基準電圧を発生する基準電圧
発生手段と、 上記データ書き込み用電源電圧により上記データ書き込
み用電源電圧供給端から上記基準電源電圧供給端に上記
基準電圧発生手段を通して流れる電流を遮断する第１の
スイッチ手段と、 電流通路の一端が上記データ書き込み用電源電圧供給端
に結合され、電流通路の他端から上記データ書き込み用
電源電圧と上記基準電源電圧供給端に供給される電圧と
の間の一定の内部電源電圧を出力する電圧変換用の第１
のMOSFETと、 上記基準電圧と上記第１のMOSFETのゲートとの間に電流
通路が接続され、ゲートが上記第１のMOSFETの電流通路
の他端に接続されこの他端の電圧が供給される第２のMO
SFETを駆動用MOSFETとし、上記データ書き込み用電源電
圧供給端と上記第１のMOSFETのゲートとの間に電流通路
が接続された第３のMOSFETを負荷MOSFETとして構成さ
れ、上記内部電源電圧と上記基準電圧の高低に応じた電
圧を発生し、この電圧を上記第１のMOSFETのゲートに供
給する制御手段と、 上記第１のMOSFETの電流通路に直列接続され、上記デー
タ書き込み用電源電圧によりこの第１のMOSFETに流れる
電流を遮断する第２のスイッチ手段とを具備し、 上記内部電源電圧を利用して上記メモリセルのデータ書
き込みを行うようにしたことを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11541183A JPH0697558B2 (ja) | 1983-06-27 | 1983-06-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11541183A JPH0697558B2 (ja) | 1983-06-27 | 1983-06-27 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS607695A JPS607695A (ja) | 1985-01-16 |
| JPH0697558B2 true JPH0697558B2 (ja) | 1994-11-30 |
Family
ID=14661899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11541183A Expired - Lifetime JPH0697558B2 (ja) | 1983-06-27 | 1983-06-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697558B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH083766B2 (ja) * | 1986-05-31 | 1996-01-17 | 株式会社東芝 | 半導体集積回路の電源電圧降下回路 |
| JP2589329B2 (ja) * | 1987-11-19 | 1997-03-12 | 富士通株式会社 | 不揮発性半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154066A (en) * | 1978-05-26 | 1979-12-04 | Toshiba Corp | Constant-voltage power supply circuit |
| JPS57113490A (en) * | 1981-01-07 | 1982-07-14 | Nec Corp | Memory circuit |
-
1983
- 1983-06-27 JP JP11541183A patent/JPH0697558B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS607695A (ja) | 1985-01-16 |
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