JPH0697818A - 同期式分周回路 - Google Patents

Abstract

(57)【要約】 【目的】 通信データを欠落させることなく確実に同期
リセットしうる同期式分周回路を実現する。これによ
り、同期式分周回路を含むマルチプレクサひいては光伝
送システム等の信頼性を高め、その伝送レートの高速化
を推進する。 【構成】 実質的に直列形態とされかつ各ビットのマス
ターラッチリセット入力端子Ｒｍに共通の同期リセット
信号ＦＰＩを受けるマスタースレーブ型フリップフロッ
プＦＦ１〜ＦＦ３を含む同期式分周回路ＦＤＣにおい
て、例えば最終ビットのフリップフロップＦＦ３のスレ
ーブラッチリセット入力端子Ｒｓに同期リセット信号Ｆ
ＰＩを入力するとともに、同期リセット信号ＦＰＩがハ
イレベルとされる間、最終ビットのフリップフロップＦ
Ｆ３の出力信号ＱＰの直前の論理レベルを保持する出力
ラッチＯＬＴを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、同期式分周回路に関
し、例えば、光伝送システムのマルチプレクサを構成す
る同期式分周回路に利用して特に有効な技術に関する。

【０００２】

【従来の技術】直列形態とされる所定ビットのフリップ
フロップからなる分周回路（分周カウンタ）がある。ま
た、分周回路を構成するフリップフロップを所定の同期
リセット信号に従って同期リセットさせるいわゆる同期
式分周回路がある。さらに、同期式分周回路によって制
御されるマルチプレクサがあり、このようなマルチプレ
クサを備える光伝送システムがある。

【０００３】分周回路（分周カウンタ）については、例
えば、１９７９年７月２５日、株式会社ラジオ技術社発
行の横井与次郎著『ディジタルＩＣ実用回路マニュア
ル』第１６９頁等に記載されている。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、図５に示されるような同期式分周回路
ＦＤＣを開発し、この同期式分周回路ＦＤＣを含む光伝
送システム用のマルチプレクサを開発した。同期式分周
回路ＦＤＣは、実質的に直列形態とされる３個のマスタ
ースレーブ型フリップフロップＦＦ１〜ＦＦ３を含み、
これらのフリップフロップの非反転出力信号Ｑは、同期
式分周回路ＦＤＣの第１ないし第３ビットの出力信号Ｑ
１〜Ｑ３としてマルチプレクサに供給される。同期式分
周回路ＦＤＣを構成するフリップフロップＦＦ１〜ＦＦ
３のデータ入力端子Ｄは、対応する反転出力端子ＱＢ
（ここで、それが有効とされるとき選択的にロウレベル
とされるいわゆる反転信号及び反転出力端子等について
は、その名称の末尾にＢを付して表す。以下同様）にそ
れぞれ結合され、そのマスターラッチリセット入力端子
Ｒｍには、所定の同期リセット信号ＦＰＩが共通に供給
される。また、フリップフロップＦＦ１のクロック入力
端子Ｃには、多重化後の伝送回線のデータレートに対応
するクロック信号ＣＬＫが供給され、フリップフロップ
ＦＦ２及びＦＦ３のクロック入力端子Ｃには、実質的な
クロック信号として、前段のフリップフロップＦＦ１及
びＦＦ２の非反転出力信号Ｑがそれぞれ供給される。

【０００５】これらのことから、フリップフロップＦＦ
１の非反転出力信号Ｑすなわち同期式分周回路ＦＤＣの
第１ビットの出力信号Ｑ１は、図６に示されるように、
クロック信号ＣＬＫの立ち下がりエッジを受けて交互に
ハイレベルからロウレベルに変化し、フリップフロップ
ＦＦ２及びＦＦ３の非反転出力信号Ｑすなわち同期式分
周回路ＦＤＣの第２及び第３ビットの出力信号Ｑ２及び
Ｑ３は、それぞれ前段のフリップフロップＦＦ１及びＦ
Ｆ２の非反転出力信号Ｑすなわち出力信号Ｑ１及びＱ２
の立ち下がりエッジを受けて交互にハイレベルからロウ
レベルに変化するものとなる。同期式分周回路ＦＤＣの
出力信号Ｑ１〜Ｑ３は図１に示されるようなマルチプレ
クサに供給され、これらの出力信号Ｑ１〜Ｑ３に従った
８チャンネル分の通信データの多重化が行われる。

【０００６】ところで、図５の同期式分周回路ＦＤＣ
は、同期リセット信号ＦＰＩによるいわゆる同期リセッ
ト方式を採る。この同期リセット信号ＦＰＩは、図６に
示されるように、例えばクロック信号ＣＬＫの８サイク
ルを周期として周期的にかつクロック信号ＣＬＫの１サ
イクル分の期間だけハイレベルとされ、同期式分周回路
ＦＤＣを構成するフリップフロップＦＦ１〜ＦＦ３の非
反転出力信号Ｑすなわち同期式分周回路ＦＤＣの第１な
いし第３ビットの出力信号Ｑ１〜Ｑ３は、そのマスター
ラッチリセット入力端子Ｒｍに供給される同期リセット
信号ＦＰＩが対応するクロック信号の立ち下がりエッジ
においてハイレベルとされるとき選択的にリセットされ
る。このため、フリップフロップＦＦ１の非反転出力信
号Ｑすなわち出力信号Ｑ１は、同期リセット信号ＦＰＩ
がハイレベルとされるごとにクロック信号ＣＬＫの立ち
下がりエッジに同期してリセットされ、フリップフロッ
プＦＦ２及びＦＦ３の非反転出力信号Ｑすなわち出力信
号Ｑ２及びＱ３は、少なくとも同期リセット信号ＦＰＩ
の３サイクル以内には前段のフリップフロップＦＦ１又
はＦＦ２の非反転出力信号Ｑすなわち出力信号Ｑ１又は
Ｑ２つまりはクロック信号ＣＬＫの立ち下がりエッジに
同期してリセットされる。

【０００７】ところが、光伝送システムの伝送レートの
高速化が進みクロック信号ＣＬＫの周波数が高くなるに
したがって、上記のような従来の同期式分周回路ＦＤＣ
には次のような問題点が生じることが本願発明者等によ
って明らかとなった。すなわち、上記同期式分周回路Ｆ
ＤＣでは、同期リセット信号ＦＰＩがハイレベルとされ
る間にまずフリップフロップＦＦ１の非反転出力信号Ｑ
すなわち出力信号Ｑ１がクロック信号ＣＬＫの立ち下が
りエッジを受けてリセットされ、この出力信号Ｑ１の立
ち下がりエッジを受けてフリップフロップＦＦ２の非反
転出力信号Ｑすなわち出力信号Ｑ２が、さらにこの出力
信号Ｑ２の立ち下がりエッジを受けてフリップフロップ
ＦＦ３の非反転出力信号Ｑすなわち出力信号Ｑ３がそれ
ぞれ順次リセットされる。したがって、例えば図７に示
されるように、クロック信号ＣＬＫに対する同期リセッ
ト信号ＦＰＩの相対的時間関係がわずかに早まった場
合、前段のフリップフロップＦＦ１の信号伝達遅延時間
によってフリップフロップＦＦ２の非反転出力信号Ｑす
なわち出力信号Ｑ２の立ち下がりエッジが同期リセット
信号ＦＰＩのハイレベル期間から外れ、フリップフロッ
プＦＦ３のリセットが正常に行われなくなる。この結
果、光伝送システムの信頼性が低下し、あくまで信頼性
を保持しようとするとその高速化が制約を受ける。

【０００８】これに対処するため、本願発明者等は、図
８に示されるように、同期リセット信号ＦＰＩをフリッ
プフロップＦＦ３のスレーブラッチリセット入力端子Ｒ
ｓにも入力して、フリップフロップＦＦ３のリセット動
作を確実に行うべく改良を加えた。しかし、この方法を
採った場合、図９に示されるように、フリップフロップ
ＦＦ３の非反転出力信号Ｑすなわち出力信号Ｑ３が同期
リセット信号ＦＰＩの立ち上がりエッジでリセットされ
るため、正常な多重化動作が行われているマルチプレク
サにおいて斜線部分の通信データの欠落が生じる。

【０００９】この発明の目的は、通信データを欠落させ
ることなく確実に同期リセットしうる同期式分周回路を
提供することにある。この発明の他の目的は、同期式分
周回路を含むマルチプレクサひいては光伝送システム等
の信頼性を高め、その伝送レートの高速化を推進するこ
とにある。

【００１０】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、実質的に直列形態とされかつ
各ビットのマスターラッチリセット入力端子に共通の同
期リセット信号を受ける複数のマスタースレーブ型フリ
ップフロップを含む同期式分周回路において、例えば最
終ビットのフリップフロップのスレーブラッチリセット
入力端子に同期リセット信号を入力するとともに、同期
リセット信号がハイレベルとされる間、最終ビットのフ
リップフロップの出力信号の直前の論理レベルを保持す
る出力ラッチを設ける。

【００１２】

【作用】上記手段によれば、最終ビットのフリップフロ
ップを同期リセット信号によって確実にリセットし、同
期式分周回路の同期リセット動作を安定化できるととも
に、同期リセット信号がハイレベルとされる間、最終ビ
ットのフリップフロップの出力信号を出力ラッチによっ
て保持し、通信データの欠落を防止することができる。
この結果、同期式分周回路を含むマルチプレクサひいて
は光伝送システム等の信頼性を高め、その伝送レートの
高速化を推進することができる。

【００１３】

【実施例】図１には、この発明が適用された同期式分周
回路ＦＤＣを含むマルチプレクサの一実施例のブロック
図が示され、図２には、その一実施例の信号波形図が示
されている。これらの図をもとに、まずこの実施例のマ
ルチプレクサの構成及び動作の概要について説明する。
なお、この実施例のマルチプレクサは、特に制限されな
いが、光伝送システムに含まれる。また、図１の各ブロ
ックを構成する回路素子は、特に制限されないが、公知
の半導体集積回路の製造技術により、単結晶シリコンの
ような１個の半導体基板上に形成される。

【００１４】図１において、マルチプレクサはいわゆる
８ビット（Ｎビット）マルチプレクサであって、図示さ
れない前段回路からパラレルに供給される８ビットの通
信データＤ０〜Ｄ７を一つの通信データＭＤとして多重
化する。マルチプレクサは、通信データＤ０〜Ｄ７を同
期式分周回路ＦＤＣの第３ビットの出力信号Ｑ３の立ち
下がりエッジに同期して取り込み、クロック信号ＣＬＫ
の８サイクルに相当する期間だけ保持するデータ入力バ
ッファＢＦＩを備える。このデータ入力バッファＢＦＩ
の通信データＤ０〜Ｄ３に対応する４ビットの出力信号
は、そのままデータセレクタＳＬ１の第１ないし第４の
入力端子に伝達され、通信データＤ４〜Ｄ７に対応する
残り４ビットの出力信号は、データラッチＤＬ１を介し
てデータセレクタＳＬ１の第５ないし第８の入力端子に
伝達される。

【００１５】データラッチＤＬ１は、データ入力バッフ
ァＢＦＩによって保持される４ビットの通信データＤ４
〜Ｄ７を同期式分周回路ＦＤＣの第３ビットの出力信号
Ｑ３の立ち下がりエッジに同期して取り込み、クロック
信号ＣＬＫの８サイクルに相当する期間だけ保持する。
また、データセレクタＳＬ１は、同期式分周回路ＦＤＣ
の第３ビットの出力信号Ｑ３がロウレベルとされると
き、データ入力バッファＢＦＩから直接伝達される４ビ
ットの通信データＤ０〜Ｄ３を選択し、同期式分周回路
ＦＤＣの出力信号Ｑ３がハイレベルとされるとき、デー
タラッチＤＬ１を介して伝達される残り４ビットの通信
データＤ４〜Ｄ７を選択する。データセレクタＳＬ１の
出力信号の２ビットは、そのままデータセレクタＳＬ２
の第１及び第２の入力端子に伝達され、残り２ビット
は、データラッチＤＬ２を介してデータセレクタＳＬ２
の第３及び第４の入力端子に伝達される。

【００１６】データラッチＤＬ２は、データセレクタＳ
Ｌ１を介して伝達される２ビットの通信データＤ２及び
Ｄ３あるいはＤ６及びＤ７を同期式分周回路ＦＤＣの第
２ビットの出力信号Ｑ２の立ち下がりエッジに同期して
取り込み、クロック信号ＣＬＫの４サイクルに相当する
期間だけ保持する。また、データセレクタＳＬ２は、同
期式分周回路ＦＤＣの第２ビットの出力信号Ｑ２がロウ
レベルとされるとき、データセレクタＳＬ１から直接伝
達される２ビットの通信データＤ０及びＤ１あるいはＤ
４及びＤ５を選択し、同期式分周回路ＦＤＣの出力信号
Ｑ２がハイレベルとされるとき、データセレクタＳＬ１
からデータラッチＤＬ２を介して伝達される残り２ビッ
トの通信データＤ２及びＤ３あるいはＤ６及びＤ７を選
択する。データセレクタＳＬ２の出力信号の１ビット
は、そのままデータセレクタＳＬ３の第１の入力端子に
伝達され、残り１ビットは、データラッチＤＬ３を介し
てデータセレクタＳＬ３の第２の入力端子に伝達され
る。

【００１７】データラッチＤＬ３は、データセレクタＳ
Ｌ２を介して伝達される１ビットの通信データＤ１，Ｄ
３，Ｄ５又はＤ７を同期式分周回路ＦＤＣの第１ビット
の出力信号Ｑ１の立ち下がりエッジに同期して取り込
み、クロック信号ＣＬＫの２サイクルに相当する期間だ
け保持する。また、データセレクタＳＬ３は、同期式分
周回路ＦＤＣの第１ビットの出力信号Ｑ１がロウレベル
とされるとき、データセレクタＳＬ２から直接伝達され
る１ビットの通信データＤ０，Ｄ２，Ｄ４又はＤ６を選
択し、同期式分周回路ＦＤＣの出力信号Ｑ１がハイレベ
ルとされるとき、データセレクタＳＬ２からデータラッ
チＤＬ３を介して伝達される残り１ビットの通信データ
Ｄ１，Ｄ３，Ｄ５又はＤ７を選択する。データセレクタ
ＳＬ３の出力信号は、クロック信号ＣＬＫの立ち上がり
エッジに同期してデータ出力バッファＢＦＯに取り込ま
れた後、通信データＭＤとして図示されない後段回路に
伝達される。これらの結果、通信データＤ０〜Ｄ７は、
図２に示されるように、クロック信号ＣＬＫに従って順
次１ビットずつ選択され、クロック信号ＣＬＫの８サイ
クルを１フレームとする通信データＭＤとして多重化さ
れる。

【００１８】この実施例において、同期式分周回路ＦＤ
Ｃには、特に制限されないが、クロック信号ＣＬＫの８
サイクルすなわち通信データＭＤの１フレームを周期と
しかつクロック信号ＣＬＫの１サイクルに相当する期間
だけハイレベルとされる同期リセット信号ＦＰＩが供給
される。この同期リセット信号ＦＰＩは、後述するよう
に、同期式分周回路ＦＤＣの同期リセットに供され、こ
れによって多重化後の通信データＭＤと伝達回線との間
のフレーム同期がとられる。

【００１９】図３には、図１のマルチプレクサに含まれ
る同期式分周回路ＦＤＣの一実施例の回路図が示され、
図４には、その一実施例の信号波形図が示されている。
これらの図をもとに、この実施例の同期式分周回路ＦＤ
Ｃの具体的構成及び動作ならびにその特徴について説明
する。

【００２０】図３において、この実施例の同期式分周回
路ＦＤＣは、３ビットのマスタースレーブ型フリップフ
ロップＦＦ１〜ＦＦ３を含む。このうち、第１ビットの
フリップフロップＦＦ１のクロック入力端子Ｃにはクロ
ック信号ＣＬＫが供給され、第２及び第３ビットのフリ
ップフロップＦＦ２及びＦＦ３のクロック入力端子Ｃに
は、第１及び第２ビットのフリップフロップＦＦ１及び
ＦＦ２の非反転出力信号Ｑがそれぞれ供給される。ま
た、フリップフロップＦＦ１〜ＦＦ３のデータ入力端子
Ｄには、対応する反転出力信号ＱＢがそれぞれ供給さ
れ、そのマスターラッチリセット入力端子Ｒｍには、同
期リセット信号ＦＰＩが共通に供給される。フリップフ
ロップＦＦ１の非反転出力信号Ｑは、前述のように、同
期式分周回路ＦＤＣの第１ビットの出力信号Ｑ１として
データラッチＤＬ３及びデータセレクタＳＬ３に供給さ
れ、フリップフロップＦＦ２の非反転出力信号Ｑは、同
期式分周回路ＦＤＣの第２ビットの出力信号Ｑ２として
データラッチＤＬ２及びデータセレクタＳＬ２に供給さ
れる。

【００２１】この実施例において、同期リセット信号Ｆ
ＰＩは、同期式分周回路ＦＤＣの第３ビットつまり最終
ビットのフリップフロップＦＦ３のスレーブラッチリセ
ット入力端子Ｒｓにも入力される。また、同期式分周回
路ＦＤＣは、さらに、そのデータ入力端子Ｄにフリップ
フロップＦＦ３の非反転出力信号Ｑすなわち内部信号Ｑ
Ｐを受けその反転クロック入力端子ＣＢに同期リセット
信号ＦＰＩを受ける出力ラッチＯＬＴを含む。この出力
ラッチＯＬＴの非反転出力信号Ｑは、同期式分周回路Ｆ
ＤＣの第３ビットの出力信号Ｑ３として、データ入力バ
ッファＢＦＩ，データラッチＤＬ１及びデータセレクタ
ＳＬ１に供給される。ここで、出力ラッチＯＬＴは、そ
の反転クロック入力端子ＣＢに入力される同期リセット
信号ＦＰＩがロウレベル（無効レベル）とされるとき、
そのデータ入力端子Ｄに供給されるフリップフロップＦ
Ｆ３の非反転出力信号Ｑすなわち内部信号ＱＰをそのま
ま伝達し、その非反転出力信号Ｑすなわち出力信号Ｑ３
とする。また、同期リセット信号ＦＰＩがハイレベル
（有効レベル）とされるとき、いわゆるラッチ状態とな
って、同期リセット信号ＦＰＩがロウレベルに戻される
までの間内部信号ＱＰの直前の論理レベルを保持し続け
る。

【００２２】これらのことから、フリップフロップＦＦ
１は、クロック信号ＣＬＫに従って歩進される１ビット
のバイナリカウンタとして作用し、その非反転出力信号
Ｑすなわち同期式分周回路ＦＤＣの第１ビットの出力信
号Ｑ１は、図４に示されるように、クロック信号ＣＬＫ
の立ち下がりエッジに同期して交互にハイレベル又はロ
ウレベルとされる。同様に、フリップフロップＦＦ２
は、フリップフロップＦＦ１の非反転出力信号Ｑすなわ
ち出力信号Ｑ１に従って歩進される１ビットのバイナリ
カウンタとして作用し、その非反転出力信号Ｑすなわち
同期式分周回路ＦＤＣの第２ビットの出力信号Ｑ２は、
出力信号Ｑ１の立ち下がりエッジに同期して交互にハイ
レベル又はロウレベルとされる。

【００２３】さらに、フリップフロップＦＦ３は、フリ
ップフロップＦＦ２の非反転出力信号Ｑすなわち出力信
号Ｑ２に従って歩進される１ビットのバイナリカウンタ
として作用し、その非反転出力信号Ｑすなわち内部信号
ＱＰは、出力信号Ｑ２の立ち下がりエッジに同期して交
互にハイレベル又はロウレベルとされる。フリップフロ
ップＦＦ３の非反転出力信号Ｑすなわち内部信号ＱＰ
は、同期リセット信号ＦＰＩがロウレベルとされると
き、出力ラッチＯＬＴによってその非反転出力端子Ｑに
そのまま伝達され、同期式分周回路ＦＤＣの第３ビット
の出力信号Ｑ３となる。また、同期リセット信号ＦＰＩ
がハイレベルとされるとき、その直前の論理レベルが出
力ラッチＯＬＴによって保持され、同期リセット信号Ｆ
ＰＩが再びロウレベルに戻されるまでの間、出力信号Ｑ
３として出力される。

【００２４】一方、フリップフロップＦＦ１は、マスタ
ーラッチリセット入力端子Ｒｍに同期リセット信号ＦＰ
Ｉが入力されるため、その非反転出力信号Ｑすなわち同
期式分周回路ＦＤＣの第１ビットの出力信号Ｑ１は、同
期リセット信号ＦＰＩがハイレベルとされるときクロッ
ク信号ＣＬＫの立ち下がりエッジに同期して選択的にリ
セットされ、ロウレベルとされる。同様に、フリップフ
ロップＦＦ２は、マスターラッチリセット入力端子Ｒｍ
に同期リセット信号ＦＰＩが入力されるため、その非反
転出力信号Ｑすなわち同期式分周回路ＦＤＣの第２ビッ
トの出力信号Ｑ２は、同期リセット信号ＦＰＩがハイレ
ベルとされるときフリップフロップＦＦ１の非反転出力
信号Ｑすなわち出力信号Ｑ１の立ち下がりエッジに同期
して選択的にリセットされ、ロウレベルとされる。

【００２５】さらに、フリップフロップＦＦ３は、マス
ターラッチリセット入力端子Ｒｍ及びスレーブラッチリ
セット入力端子Ｒｓに同期リセット信号ＦＰＩが入力さ
れるため、その非反転出力信号Ｑすなわち内部信号ＱＰ
は、フリップフロップＦＦ２の非反転出力信号Ｑすなわ
ち出力信号Ｑ２に関係なく同期リセット信号ＦＰＩのハ
イレベルを受けて無条件にリセットされ、ロウレベルと
される。このとき、内部信号ＱＰの直前の論理レベル
は、前述のように、同期リセット信号ＦＰＩがハイレベ
ルとされることで出力ラッチＯＬＴによって保持され、
同期リセット信号ＦＰＩが再びロウレベルに戻されるま
での間、同期式分周回路ＦＤＣの第３ビットの出力信号
Ｑ３として出力される。

【００２６】したがって、この実施例の同期式分周回路
ＦＤＣでは、クロック信号ＣＬＫに対する同期リセット
信号ＦＰＩの相対的時間関係がわずかに早まった場合で
も、フリップフロップＦＦ３を確実にリセットすること
ができ、これによって同期式分周回路ＦＤＣの同期リセ
ット動作が安定化される。また、フリップフロップＦＦ
３のリセット後は、その非反転出力信号Ｑすなわち内部
信号ＱＰの直前の論理レベルが出力ラッチＯＬＴによっ
て保持されるために、同期式分周回路ＦＤＣの第３ビッ
トの出力信号Ｑ３のタイミングマージンを確保すること
ができ、マルチプレクサにおける通信データの欠落を防
止することができる。これらの結果、同期式分周回路Ｆ
ＤＣを含むマルチプレクサひいては光伝送システムの信
頼性を高め、その伝送レートの高速化を推進できるもの
となる。

【００２７】以上の本実施例に示されるように、この発
明を光伝送システムのマルチプレクサを構成する同期式
分周回路に適用することで、次のような作用効果を得る
ことができる。すなわち、 （１）実質的に直列形態とされかつ各ビットのマスター
ラッチリセット入力端子に共通の同期リセット信号を受
ける複数ビットのマスタースレーブ型フリップフロップ
からなる同期式分周回路において、例えば最終ビットの
フリップフロップのスレーブラッチリセット入力端子に
同期リセット信号を入力するとともに、同期リセット信
号がハイレベルとされる間、最終ビットのフリップフロ
ップの出力信号の直前の論理レベルを保持する出力ラッ
チを設けることで、最終ビットのフリップフロップを同
期リセット信号によって確実にリセットし、同期式分周
回路の同期リセット動作を安定化できるという効果が得
られる。

【００２８】（２）上記（１）項により、同期リセット
信号がハイレベルとされる間、最終ビットのフリップフ
ロップの出力信号を出力ラッチによって保持し、通信デ
ータの欠落を防止することができるという効果が得られ
る。 （３）上記（１）項及び（２）項により、同期式分周回
路を含むマルチプレクサひいては光伝送システム等の信
頼性を高め、その伝送レートの高速化を推進することが
できるという効果が得られる。

【００２９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、マルチプレクサのタイミングマージ
ンが充分であるならば、データ入力バッファＢＦＩをデ
ータラッチＤＬ１として併用することができる。マルチ
プレクサは、任意のビット数の通信データを多重化でき
るし、そのブロック構成は種々の実施形態を採りうる。
図２において、同期リセット信号ＦＰＩは、クロック信
号ＣＬＫの１フレームすなわちＮサイクルの整数ｎ倍で
あることを条件に、任意の周期を採りうる。また、マル
チプレクサによる通信データＤ０〜Ｄ７の組み合わせな
らびに多重化順序は、この実施例による制約を受けな
い。

【００３０】図３において、同期式分周回路ＦＤＣは、
マルチプレクサによって多重化される通信データのビッ
ト数に応じて、任意数のマスタースレーブ型フリップフ
ロップを含むことができる。また、そのスレーブラッチ
リセット入力端子Ｒｓに同期リセット信号ＦＰＩが入力
されかつその後段に出力ラッチＯＬＴが設けられるフリ
ップフロップは、同期式分周回路ＦＤＣを構成するフリ
ップフロップの信号伝達遅延時間に応じてそのビット位
置及び数を任意に設定することができる。つまり、各段
のフリップフロップの信号伝達遅延時間が大きい場合に
は、第２ビットのフリップフロップＦＦ２についても同
様な処置が必要となり、また同期式分周回路ＦＤＣが４
ビット以上のフリップフロップからなる場合には、複数
のフリップフロップにおいて同様な処置が必要となる。
さらに、同期式分周回路ＦＤＣの具体的構成やクロック
信号ＣＬＫ及び同期リセット信号ＦＰＩならびに各内部
信号の組み合わせ及び論理レベル等は、種々の実施形態
を採りうる。

【００３１】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である光伝
送システムのマルチプレクサに含まれる同期式分周回路
に適用した場合について説明したが、それに限定される
ものではなく、例えば、同期式分周回路として単体で形
成されるものや他の各種の伝送システムに含まれる同様
な同期式分周回路にも適用できる。この発明は、少なく
とも直列形態とされる複数のマスタースレーブ型フリッ
プフロップからなる同期式分周回路ならびにこのような
同期式分周回路を含むシステムに広く適用できる。

【００３２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、実質的に直列形態とされか
つ各ビットのマスターラッチリセット入力端子に共通の
同期リセット信号を受ける複数のマスタースレーブ型フ
リップフロップからなる同期式分周回路において、例え
ば最終ビットのフリップフロップのスレーブラッチリセ
ット入力端子に同期リセット信号を入力するとともに、
同期リセット信号がハイレベルとされる間、最終ビット
のフリップフロップの出力信号の直前の論理レベルを保
持する出力ラッチを設けることで、最終ビットのフリッ
プフロップを同期リセット信号により確実にリセット
し、同期式分周回路の同期リセット動作を安定化できる
とともに、同期リセット信号がハイレベルとされる間、
最終ビットのフリップフロップの出力信号を出力ラッチ
によって保持し、通信データの欠落を防止することがで
きる。この結果、同期式分周回路を含むマルチプレクサ
ひいては光伝送システム等の信頼性を高め、その伝送レ
ートの高速化を推進することができる。

【図面の簡単な説明】

【図１】この発明が適用された同期式分周回路を含むマ
ルチプレクサの一実施例を示すブロック図である。

【図２】図１のマルチプレクサの一実施例を示す信号波
形図である。

【図３】この発明が適用された同期式分周回路の一実施
例を示す回路図である。

【図４】図３の同期式分周回路の一実施例を示す信号波
形図である。

【図５】この発明に先立って本願発明者等が開発した同
期式分周回路の一例を示す回路図である。

【図６】図５の同期式分周回路の正常動作時における信
号波形図である。

【図７】図５の同期式分周回路の異常動作時における信
号波形図である。

【図８】図５の同期式分周回路に本願発明者等が改良を
加えた同期式分周回路の一例を示す回路図である。

【図９】図８の同期式分周回路の一例を示す信号波形図
である。

【符号の説明】

ＦＤＣ・・・同期式分周回路、ＢＦＩ・・・データ入力
バッファ、ＤＬ１〜ＤＬ３・・・データラッチ、ＳＬ１
〜ＳＬ３・・・データセレクタ、ＢＦＯ・・・データ出
力バッファ。ＦＦ１〜ＦＦ３・・・マスタースレーブ型
フリップフロップ、ＯＬＴ・・・出力ラッチ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 直列形態とされかつその全ビットのマス
   ターラッチリセット入力端子ならびに所定ビットのスレ
   ーブラッチリセット入力端子に共通の同期リセット信号
   を受ける複数ビットのマスタースレーブ型フリップフロ
   ップと、上記所定ビットのマスタースレーブ型フリップ
   フロップの出力信号を所定期間保持する出力ラッチとを
   含むことを特徴とする同期式分周回路。
2. 【請求項２】 上記出力ラッチは、上記同期リセット信
   号が無効レベルとされるとき上記所定ビットのマスター
   スレーブ型フリップフロップの出力信号をそのまま伝達
   し、上記同期リセット信号が有効レベルとされるとき上
   記所定ビットのマスタースレーブ型フリップフロップの
   出力信号の直前の論理レベルを保持するものであること
   を特徴とする請求項１の同期式分周回路。
3. 【請求項３】 上記所定ビットのマスタースレーブ型フ
   リップフロップは、最終ビットのマスタースレーブ型フ
   リップフロップであることを特徴とする請求項１又は請
   求項２の同期式分周回路。
4. 【請求項４】 上記同期式分周回路は、光伝送システム
   のＮビットマルチプレクサに含まれるものであって、上
   記同期リセット信号は、Ｎ又はｎ×Ｎサイクルごとに周
   期的に有効レベルとされるものであることを特徴とする
   請求項１，請求項２又は請求項３の同期式分周回路。